एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाample
द्रुत प्रारंभ मार्गदर्शक
F-Tile Interlaken Intel® FPGA IP कोर सिम्युलेशन टेस्टबेंच पुरवतो. हार्डवेअर डिझाइन उदाampसंकलन आणि हार्डवेअर चाचणीचे समर्थन करणारे le इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4 मध्ये उपलब्ध असेल. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileडिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
टेस्टबेंच आणि डिझाइन माजीample F-टाइल उपकरणांसाठी NRZ आणि PAM4 मोडला समर्थन देते. एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर डिझाइन एक्स व्युत्पन्न करतेampलेनची संख्या आणि डेटा दरांच्या खालील समर्थित संयोजनांसाठी les.
लेनची संख्या आणि डेटा दरांचे IP समर्थित संयोजन
Intel Quartus Prime Pro Edition सॉफ्टवेअर आवृत्ती 21.3 मध्ये खालील कॉम्बिनेशन समर्थित आहेत. इंटेल क्वार्टस प्राइम प्रो एडिशनच्या भविष्यातील आवृत्तीमध्ये इतर सर्व संयोजनांना समर्थन दिले जाईल.
|
लेनची संख्या |
लेन रेट (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | होय | – | होय | होय | – |
| 6 | – | – | – | होय | होय |
| 8 | – | – | होय | होय | – |
| 10 | – | – | होय | होय | – |
| 12 | – | होय | होय | होय | – |
आकृती 1. डिझाईनसाठी विकासाची पायरी उदाample
टीप: इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4 मध्ये हार्डवेअर संकलन आणि चाचणी उपलब्ध असेल.
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर डिझाइन माजीample खालील वैशिष्ट्यांना समर्थन देते:
- अंतर्गत TX ते RX सीरियल लूपबॅक मोड
- निश्चित आकाराचे पॅकेट स्वयंचलितपणे व्युत्पन्न करते
- मूलभूत पॅकेट तपासणी क्षमता
- री-चाचणी हेतूसाठी डिझाइन रीसेट करण्यासाठी सिस्टम कन्सोल वापरण्याची क्षमता
आकृती 2.उच्च-स्तरीय ब्लॉक आकृती
संबंधित माहिती
- F-Tile Interlaken Intel FPGA IP वापरकर्ता मार्गदर्शक
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी रिलीझ नोट्स
हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.3
- सिस्टम कन्सोल
- समर्थित सिम्युलेटर:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE किंवा Questa*
टीप: डिझाइनसाठी हार्डवेअर समर्थन उदाample इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4 मध्ये उपलब्ध असेल.
डिझाइन तयार करणे
आकृती 3. कार्यपद्धती
डिझाइन एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ नवीन इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड किंवा क्लिक करा File ➤ विद्यमान इंटेल क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
- डिव्हाइस फॅमिली Agilex निर्दिष्ट करा आणि तुमच्या डिझाइनसाठी F-Tile असलेले डिव्हाइस निवडा.
- IP कॅटलॉगमध्ये, F-Tile Interlaken Intel FPGA IP शोधा आणि डबल-क्लिक करा. नवीन आयपी व्हेरिएंट विंडो दिसेल.
- उच्च-स्तरीय नाव निर्दिष्ट करा तुमच्या सानुकूल IP भिन्नतेसाठी. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
- ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
आकृती 4. उदाampले डिझाईन टॅब
6. IP टॅबवर, तुमच्या IP कोर भिन्नतेसाठी पॅरामीटर्स निर्दिष्ट करा.
7. माजी वरampले डिझाईन टॅबवर, टेस्टबेंच व्युत्पन्न करण्यासाठी सिम्युलेशन पर्याय निवडा.
टीप: संश्लेषण पर्याय हार्डवेअर एक्ससाठी आहेample डिझाइन, जे इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4 मध्ये उपलब्ध असेल.
8. व्युत्पन्न HDL फॉरमॅटसाठी, Verilog आणि VHDL दोन्ही पर्याय उपलब्ध आहेत.
9. जनरेट एक्स क्लिक कराampले डिझाइन. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
10. जर तुम्हाला डिझाईनमध्ये बदल करायचा असेल तर माजीample निर्देशिका पथ किंवा डिफॉल्टमधून नाव प्रदर्शित केले आहे (ilk_f_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराample निर्देशिका नाव.
11. ओके क्लिक करा.
टीप: एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइनमध्ये माजीample, एक SystemPLL आपोआप इन्स्टंट केले जाते, आणि F-Tile Interlaken Intel FPGA IP कोरशी कनेक्ट केले जाते. डिझाइनमधील SystemPLL पदानुक्रम मार्ग उदाample आहे:
example_design.test_env_inst.test_dut.dut.pll
डिझाईनमधील SystemPLL उदाample ट्रान्सीव्हर सारखेच 156.26 MHz संदर्भ घड्याळ शेअर करते.
निर्देशिका संरचना
F-Tile Interlaken Intel FPGA IP कोर खालील गोष्टी व्युत्पन्न करते files डिझाइन माजीampले:
आकृती 5. निर्देशिका संरचना
तक्ता 2. हार्डवेअर डिझाइन उदाample File वर्णने
या files मध्ये आहेतample_installation_dir>/ilk_f_0_example_design निर्देशिका.
| File नावे | वर्णन |
| example_design.qpf | इंटेल क्वार्टस प्राइम प्रकल्प file. |
| example_design.qsf | इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग्ज file |
| example_design.sdc jtag_timing_template.sdc | Synopsys डिझाइन मर्यादा file. आपण आपल्या स्वतःच्या डिझाइनसाठी कॉपी आणि सुधारित करू शकता. |
| sysconsole_testbench.tcl | मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी |
टीप: डिझाइनसाठी हार्डवेअर समर्थन उदाample इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4 मध्ये उपलब्ध असेल.
तक्ता 3. टेस्टबेंच File वर्णन
या file च्या आत आहेample_installation_dir>/ilk_f_0_example_design/ उदाample_design/rtl निर्देशिका.
| File नाव | वर्णन |
| top_tb.sv | उच्च-स्तरीय टेस्टबेंच file. |
तक्ता 4. टेस्टबेंच स्क्रिप्ट्स
या files मध्ये आहेतample_installation_dir>/ilk_f_0_example_design/ उदाample_design/testbench निर्देशिका
| File नाव | वर्णन |
| run_vcs.sh | टेस्टबेंच चालवण्यासाठी Synopsys VCS स्क्रिप्ट. |
| run_vcsmx.sh | टेस्टबेंच चालवण्यासाठी Synopsys VCS MX स्क्रिप्ट. |
| run_mentor.tcl | टेस्टबेंच चालवण्यासाठी Siemens EDA ModelSim SE किंवा Questa स्क्रिप्ट. |
डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच
आकृती 6. प्रक्रिया
टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:
- कमांड प्रॉम्प्टवर, testbench सिम्युलेशन निर्देशिकेत बदला. निर्देशिका पथ आहेample_installation_dir>/उदाample_design/ testbench.
- तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. तुमच्या स्क्रिप्टने सिम्युलेशन पूर्ण झाल्यानंतर SOP आणि EOP संख्या जुळत असल्याचे तपासले पाहिजे.
तक्ता 5. सिम्युलेशन रन करण्यासाठी पायऱ्या
| सिम्युलेटर | सूचना |
|
VCS |
कमांड लाइनमध्ये, टाइप करा:
sh run_vcs.sh |
|
VCS MX |
कमांड लाइनमध्ये, टाइप करा:
sh run_vcsmx.sh |
|
मॉडेलसिम SE किंवा Questa |
कमांड लाइनमध्ये, टाइप करा:
vsim -do run_mentor.tcl तुम्ही मॉडेलसिम GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, टाइप करा:
vsim -c -do run_mentor.tcl |
3. परिणामांचे विश्लेषण करा. यशस्वी सिम्युलेशन पॅकेट पाठवते आणि प्राप्त करते आणि "चाचणी उत्तीर्ण" दर्शवते.
डिझाइनसाठी टेस्टबेंच माजीample खालील कार्ये पूर्ण करते:
- F-Tile Interlaken Intel FPGA IP कोर इन्स्टंट करते.
- PHY स्थिती मुद्रित करते.
- मेटाफ्रेम सिंक्रोनाइझेशन (SYNC_LOCK) आणि शब्द (ब्लॉक) सीमा (WORD_LOCK) तपासते.
- वैयक्तिक लेन लॉक आणि संरेखित होण्याची प्रतीक्षा करते.
- पॅकेट्स पाठवणे सुरू होते.
- पॅकेट आकडेवारी तपासते:
- CRC24 त्रुटी
- SOPs
- EOPs
खालील एसample आउटपुट यशस्वी सिम्युलेशन चाचणी रन दर्शवते:
डिझाइन संकलित करणे उदाample
- माजी खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडाample_installation_dir>/उदाample_design.qpf>.
- प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
डिझाईन माजीample वर्णन
डिझाइन माजीample इंटरलेकन आयपी कोरची कार्यक्षमता दाखवते.
डिझाईन माजीample घटक
माजीample डिझाइन सिस्टम आणि पीएलएल संदर्भ घड्याळे आणि आवश्यक डिझाइन घटक जोडते. माजीample डिझाइन अंतर्गत लूपबॅक मोडमध्ये IP कोर कॉन्फिगर करते आणि IP कोर TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर पॅकेट तयार करते. आयपी कोर हे पॅकेट ट्रान्सीव्हरद्वारे अंतर्गत लूपबॅक मार्गावर पाठवते.
आयपी कोर रिसीव्हरला लूपबॅक मार्गावर पॅकेट्स प्राप्त झाल्यानंतर, ते इंटरलेकन पॅकेट्सवर प्रक्रिया करते आणि त्यांना RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्रसारित करते. माजीampले डिझाईन तपासते की पॅकेट मिळाले आणि प्रसारित झाले.
एफ-टाइल इंटरलेकन इंटेल आयपी डिझाइन माजीample मध्ये खालील घटक समाविष्ट आहेत:
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर
- पॅकेट जनरेटर आणि पॅकेट तपासक
- एफ-टाइल संदर्भ आणि सिस्टम पीएलएल घड्याळे इंटेल एफपीजीए आयपी कोर
इंटरफेस सिग्नल
तक्ता 6. डिझाईन उदाampले इंटरफेस सिग्नल
| पोर्ट नाव | दिशा | रुंदी (बिट्स) | वर्णन |
|
mgmt_clk |
इनपुट |
1 |
सिस्टम घड्याळ इनपुट. घड्याळ वारंवारता 100 MHz असणे आवश्यक आहे. |
|
pll_ref_clk |
इनपुट |
1 |
ट्रान्सीव्हर संदर्भ घड्याळ. RX CDR PLL चालवतो. |
| rx_pin | इनपुट | लेनची संख्या | प्राप्तकर्ता SERDES डेटा पिन. |
| tx_pin | आउटपुट | लेनची संख्या | SERDES डेटा पिन प्रसारित करा. |
| rx_pin_n(1) | इनपुट | लेनची संख्या | प्राप्तकर्ता SERDES डेटा पिन. |
| tx_pin_n(1) | आउटपुट | लेनची संख्या | SERDES डेटा पिन प्रसारित करा. |
|
mac_clk_pll_ref |
इनपुट |
1 |
हा सिग्नल PLL द्वारे चालविला गेला पाहिजे आणि त्याच घड्याळ स्त्रोताचा वापर केला पाहिजे जो pll_ref_clk चालवतो.
हा सिग्नल फक्त PAM4 मोड डिव्हाइस व्हेरिएशनमध्‍ये उपलब्ध आहे. |
| usr_pb_reset_n | इनपुट | 1 | सिस्टम रीसेट. |
(1) फक्त PAM4 प्रकारांमध्ये उपलब्ध.
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
नकाशा नोंदणी करा
टीप:
- डिझाईन माजीample रजिस्टर पत्ता 0x20** ने सुरू होतो तर इंटरलेकन IP कोर रजिस्टर पत्ता 0x10** ने सुरू होतो.
- F-tile PHY रजिस्टर पत्ता 0x30** ने सुरू होतो तर F-tile FEC रजिस्टर पत्ता 0x40** ने सुरू होतो. FEC रजिस्टर फक्त PAM4 मोडमध्ये उपलब्ध आहे.
- प्रवेश कोड: RO—रीड ओन्ली, आणि RW—वाचा/लिहा.
- सिस्टम कन्सोल डिझाईन वाचतेample नोंदणी करते आणि स्क्रीनवर चाचणी स्थितीचा अहवाल देते.
तक्ता 7. डिझाईन उदाample नोंदणी नकाशा
| ऑफसेट | नाव | प्रवेश | वर्णन |
| 8'h00 | राखीव | ||
| 8'h01 | राखीव | ||
|
8'h02 |
सिस्टम पीएलएल रीसेट |
RO |
खालील बिट्स सिस्टम पीएलएल रीसेट विनंती दर्शवतात आणि मूल्य सक्षम करतात:
• बिट [0] – sys_pll_rst_req • बिट [१] – sys_pll_rst_en |
| 8'h03 | RX लेन संरेखित | RO | RX लेन संरेखन सूचित करते. |
|
8'h04 |
WORD लॉक केले |
RO |
[NUM_LANES–1:0] – शब्द (ब्लॉक) सीमा ओळख. |
| 8'h05 | सिंक लॉक केले | RO | [NUM_LANES–1:0] – मेटाफ्रेम सिंक्रोनाइझेशन. |
| 8'h06 - 8'h09 | CRC32 त्रुटी संख्या | RO | CRC32 त्रुटी संख्या दर्शवते. |
| 8'h0A | CRC24 त्रुटी संख्या | RO | CRC24 त्रुटी संख्या दर्शवते. |
|
8'h0B |
ओव्हरफ्लो/अंडरफ्लो सिग्नल |
RO |
खालील बिट्स सूचित करतात:
• बिट [३] – TX अंडरफ्लो सिग्नल • बिट [२] – TX ओव्हरफ्लो सिग्नल • बिट [१] – RX ओव्हरफ्लो सिग्नल |
| 8'h0C | SOP संख्या | RO | SOP ची संख्या दर्शवते. |
| 8'h0D | EOP संख्या | RO | EOP ची संख्या दर्शवते |
|
8'h0E |
त्रुटी मोजणे |
RO |
खालील त्रुटींची संख्या दर्शवते:
• लेन संरेखन गमावणे • बेकायदेशीर नियंत्रण शब्द • बेकायदेशीर फ्रेमिंग नमुना • गहाळ SOP किंवा EOP निर्देशक |
| 8'h0F | पाठवा_डेटा_mm_clk | RW | जनरेटर सिग्नल सक्षम करण्यासाठी 1 ते बिट [0] लिहा. |
|
8'h10 |
तपासक त्रुटी |
तपासक त्रुटी दर्शवते. (SOP डेटा त्रुटी, चॅनल क्रमांक त्रुटी आणि PLD डेटा त्रुटी) | |
| 8'h11 | सिस्टम पीएलएल लॉक | RO | बिट [0] पीएलएल लॉक संकेत दर्शवते. |
|
8'h14 |
TX SOP संख्या |
RO |
पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या एसओपीची संख्या दर्शवते. |
|
8'h15 |
TX EOP संख्या |
RO |
पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या ईओपीची संख्या दर्शवते. |
| 8'h16 | सतत पॅकेट | RW | सतत पॅकेट सक्षम करण्यासाठी 1 ते बिट [0] लिहा. |
| चालू ठेवले… | |||
| ऑफसेट | नाव | प्रवेश | वर्णन |
| 8'h39 | ECC त्रुटी संख्या | RO | ECC त्रुटींची संख्या दर्शवते. |
| 8'h40 | ECC ने त्रुटी संख्या दुरुस्त केली | RO | दुरुस्त केलेल्या ECC त्रुटींची संख्या दर्शवते. |
| 8'h50 | टाइल_tx_rst_n | WO | TX साठी SRC वर टाइल रीसेट. |
| 8'h51 | टाइल_rx_rst_n | WO | RX साठी SRC वर टाइल रीसेट. |
| 8'h52 | टाइल_tx_rst_ack_n | RO | TX साठी SRC कडून टाइल रीसेटची पावती. |
| 8'h53 | टाइल_rx_rst_ack_n | RO | RX साठी SRC कडून टाइल रीसेटची पावती. |
रीसेट करा
F-Tile Interlaken Intel FPGA IP कोरमध्ये, तुम्ही रीसेट सुरू करा (reset_n=0) आणि जोपर्यंत IP कोर रीसेट पावती देत नाही तोपर्यंत धरून ठेवा (reset_ack_n=0). रीसेट काढून टाकल्यानंतर (reset_n=1), रीसेट पावती त्याच्या प्रारंभिक स्थितीकडे परत येते
(reset_ack_n=1). डिझाइनमध्ये माजीample, rst_ack_sticky रजिस्टरमध्ये रीसेट पावती प्रतिपादन असते आणि नंतर रीसेट (reset_n=1) काढून टाकण्यास ट्रिगर करते. तुम्ही तुमच्या डिझाइनच्या गरजेनुसार पर्यायी पद्धती वापरू शकता.
महत्त्वाचे: कोणत्याही परिस्थितीत जेथे अंतर्गत सीरियल लूपबॅक आवश्यक आहे, तुम्ही विशिष्ट क्रमाने F-टाईलचे TX आणि RX स्वतंत्रपणे सोडले पाहिजेत. अधिक माहितीसाठी सिस्टम कन्सोल स्क्रिप्टचा संदर्भ घ्या.
आकृती 7. NRZ मोडमध्ये अनुक्रम रीसेट करा
आकृती 8. PAM4 मोडमध्ये अनुक्रम रीसेट करा
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.
| इंटेल क्वार्टस प्राइम आवृत्ती | आयपी कोर आवृत्ती | वापरकर्ता मार्गदर्शक |
| 21.2 | 2.0.0 | एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाampवापरकर्ता मार्गदर्शक |
F-Tile Interlaken Intel FPGA IP Design Ex. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक
| दस्तऐवज आवृत्ती | इंटेल क्वार्टस प्राइम आवृत्ती | आयपी आवृत्ती | बदल |
| 2021.10.04 | 21.3 | 3.0.0 | • नवीन लेन दर संयोजनांसाठी समर्थन जोडले. अधिक माहितीसाठी, पहा सारणी: लेनची संख्या आणि डेटा दर यांचे IP समर्थित संयोजन.
• विभागातील समर्थित सिम्युलेटर सूची अद्यतनित केली: हार्डवेअर आणि सॉफ्टवेअर आवश्यकता. • विभागात नवीन रीसेट रजिस्टर जोडले: नकाशा नोंदणी करा. |
| 2021.06.21 | 21.2 | 2.0.0 | प्रारंभिक प्रकाशन. |
कागदपत्रे / संसाधने
 |
इंटेल एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाampले, एफ-टाइल, इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन एक्सampले, इंटेल एफपीजीए आयपी डिझाइन उदाampले, आयपी डिझाइन उदाampले, डिझाइन उदाample |
