F टाइल सिरीयल लाइट IV इंटेल FPGA IP वापरकर्ता मार्गदर्शक

सामग्री लपवा

F टाइल सिरीयल लाइट IV इंटेल FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक
Intel® Quartus® Prime Design Suite साठी अपडेट केले: 22.1 IP आवृत्ती: 5.0.0

ऑनलाइन आवृत्ती अभिप्राय पाठवा

UG-20324

ID: 683074 आवृत्ती: 2022.04.28

सामग्री
सामग्री
1. F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक बद्दल……………………………………….. 4
2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview…………………………………………………………. ६ २.१. प्रकाशन माहिती…………………………………………………………………………………………..७ २.२. समर्थित वैशिष्ट्ये………………………………………………………………………………….. 6 2.1. IP आवृत्ती समर्थन स्तर……………………………………………………………………………….. 7 2.2. डिव्हाइस स्पीड ग्रेड सपोर्ट ……………………………………………………………………….. 7 2.3. संसाधनाचा वापर आणि विलंब ………………………………………………………………………8 २.६. बँडविड्थ कार्यक्षमता …………………………………………………………………………. ९
3. प्रारंभ करणे………………………………………………………………………………………. 11 3.1. इंटेल FPGA IP कोर स्थापित करणे आणि परवाना देणे……………………………………………………… 11 3.1.1. इंटेल एफपीजीए आयपी मूल्यांकन मोड…………………………………………………………. 11 3.2. IP पॅरामीटर्स आणि पर्याय निर्दिष्ट करणे……………………………………………………………… 14 3.3. व्युत्पन्न File रचना ……………………………………………………………………………… 14 3.4. इंटेल एफपीजीए आयपी कोरचे अनुकरण करणे ……………………………………………………………………… 16 3.4.1. डिझाईनचे अनुकरण आणि पडताळणी ………………………………………………….. 17 3.5. इतर EDA साधनांमध्ये IP कोर संश्लेषित करणे ………………………………………………………. १७ ३.६. पूर्ण डिझाईन संकलित करणे…………………………………………………………………………..१८
4. कार्यात्मक वर्णन……………………………………………………………………………….. 19 4.1. TX डेटापथ…………………………………………………………………………………………..२० ४.१.१. TX MAC अडॅप्टर………………………………………………………………….. २१ 20. कंट्रोल वर्ड (CW) इन्सर्शन……………………………………………………………… 4.1.1 21. TX CRC………………………………………………………………………………………4.1.2 23. TX MII एन्कोडर……………………………………………………………………………….२९ ४.१.५. TX PCS आणि PMA………………………………………………………………………….. ३० ४.२. आरएक्स डेटापथ…………………………………………………………………………………………. ३० ४.२.१. RX PCS आणि PMA………………………………………………………………….. 4.1.3 28. RX MII डिकोडर…………………………………………………………………………… 4.1.4 29. RX CRC……………………………………………………………………………………….. ३१ ४.२.४. RX Deskew………………………………………………………………………………………….4.1.5 30. RX CW काढणे ……………………………………………………………………………… 4.2 30. एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी क्लॉक आर्किटेक्चर…………………………………………. ३६ ४.४. रीसेट करा आणि लिंक इनिशियलायझेशन………………………………………………………………………..4.2.1 31. TX रीसेट आणि आरंभिकरण क्रम…………………………………………………. ३८ ४.४.२. आरएक्स रीसेट आणि इनिशियलायझेशन अनुक्रम…………………………………………………. ३९ ४.५. लिंक रेट आणि बँडविड्थ कार्यक्षमतेची गणना……………………………………………….. 4.2.2
5. पॅरामीटर्स………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स……………………………………………….. 44 6.1. घड्याळ सिग्नल ………………………………………………………………………………………………….44 6.2. सिग्नल रीसेट करा……………………………………………………………………………………………… 44 6.3. MAC सिग्नल……………………………………………………………………………………………….. 45 6.4. ट्रान्सीव्हर रीकॉन्फिगरेशन सिग्नल……………………………………………………………… 48 6.5. पीएमए सिग्नल ……………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 2

अभिप्राय पाठवा

सामग्री
7. F-Tile Serial Lite IV Intel FPGA IP सह डिझाईनिंग ……………………………………………………… 51 7.1. मार्गदर्शक तत्त्वे रीसेट करा……………………………………………………………………………………….. 51 7.2. त्रुटी हाताळणी मार्गदर्शकतत्त्वे…………………………………………………………………………..५१
8. F-Tile Serial Lite IV Intel FPGA IP वापरकर्ता मार्गदर्शक संग्रहण…………………………………………. 52 9. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शकासाठी दस्तऐवज पुनरावृत्ती इतिहास………53

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 3

683074 | 2022.04.28 फीडबॅक पाठवा

1. F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक बद्दल

हा दस्तऐवज IP वैशिष्ट्ये, आर्किटेक्चर वर्णन, व्युत्पन्न करण्याच्या चरणांचे आणि F-Tile Serial Lite IV Intel® FPGA IP डिझाईन करण्यासाठी Intel AgilexTM डिव्हाइसेसमधील F-टाइल ट्रान्सीव्हर्स वापरून मार्गदर्शक तत्त्वांचे वर्णन करतो.

अभिप्रेत प्रेक्षक

हा दस्तऐवज खालील वापरकर्त्यांसाठी आहे:
· सिस्टम-स्तरीय डिझाइन नियोजन टप्प्यात आयपी निवड करण्यासाठी डिझाइन आर्किटेक्ट
हार्डवेअर डिझायनर जेव्हा त्यांच्या सिस्टम-स्तरीय डिझाइनमध्ये IP समाकलित करतात
· सिस्टम-स्तरीय सिम्युलेशन आणि हार्डवेअर प्रमाणीकरण टप्प्यांदरम्यान प्रमाणीकरण अभियंते

संबंधित कागदपत्रे

खालील तक्त्यामध्ये F-Tile Serial Lite IV Intel FPGA IP शी संबंधित इतर संदर्भ दस्तऐवजांची सूची आहे.

तक्ता 1.

संबंधित कागदपत्रे

संदर्भ

एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी डिझाइन उदाampवापरकर्ता मार्गदर्शक

इंटेल एजिलेक्स डिव्हाइस डेटा शीट

वर्णन
हा दस्तऐवज F-Tile Serial Lite IV Intel FPGA IP डिझाईनचे निर्मिती, वापर मार्गदर्शक तत्त्वे आणि कार्यात्मक वर्णन प्रदान करतोampइंटेल एजिलेक्स उपकरणांमध्ये.
हा दस्तऐवज इंटेल एजिलेक्स उपकरणांसाठी इलेक्ट्रिकल वैशिष्ट्ये, स्विचिंग वैशिष्ट्ये, कॉन्फिगरेशन वैशिष्ट्ये आणि वेळेचे वर्णन करतो.

तक्ता 2.
CW RS-FEC PMA TX RX PAM4 NRZ

परिवर्णी शब्द आणि शब्दकोष एक्रोनिम सूची
परिवर्णी शब्द

विस्तार नियंत्रण शब्द रीड-सोलोमन फॉरवर्ड एरर दुरूस्ती भौतिक मध्यम संलग्नक ट्रान्समीटर रिसीव्हर पल्स-Ampलिट्यूड मॉड्युलेशन 4-स्तर नॉन-रिटर्न-टू-शून्य

चालू ठेवले…

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

ISO 9001:2015 नोंदणीकृत

1. F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 683074 बद्दल | 2022.04.28

PCS MII XGMII

परिवर्णी शब्द

विस्तार भौतिक कोडिंग सबलेयर मीडिया स्वतंत्र इंटरफेस 10 गिगाबिट मीडिया स्वतंत्र इंटरफेस

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 5

683074 | 2022.04.28 फीडबॅक पाठवा

2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview

आकृती 1.

F-Tile Serial Lite IV Intel FPGA IP हे चिप-टू-चिप, बोर्ड-टू-बोर्ड आणि बॅकप्लेन ऍप्लिकेशन्ससाठी उच्च बँडविड्थ डेटा कम्युनिकेशनसाठी योग्य आहे.

F-Tile Serial Lite IV Intel FPGA IP मध्ये मीडिया ऍक्सेस कंट्रोल (MAC), फिजिकल कोडिंग सबलेयर (PCS), आणि फिजिकल मीडिया अटॅचमेंट (PMA) ब्लॉक समाविष्ट आहेत. IP जास्तीत जास्त चार PAM56 लेनसह 4 Gbps प्रति लेन किंवा जास्तीत जास्त 28 NRZ लेनसह 16 Gbps प्रति लेन पर्यंत डेटा ट्रान्सफर गतीला समर्थन देतो. हा IP उच्च बँडविड्थ, कमी ओव्हरहेड फ्रेम्स, कमी I/O काउंट ऑफर करतो आणि लेन आणि गती या दोन्ही क्रमांकांमध्ये उच्च स्केलेबिलिटीला समर्थन देतो. एफ-टाइल ट्रान्सीव्हरच्या इथरनेट PCS मोडसह डेटा दरांच्या विस्तृत श्रेणीच्या समर्थनासह हा IP सहजपणे पुन्हा कॉन्फिगर करता येतो.

हा आयपी दोन ट्रान्समिशन मोडला सपोर्ट करतो:
· बेसिक मोड–हा एक शुद्ध स्ट्रीमिंग मोड आहे जिथे बँडविड्थ वाढवण्यासाठी स्टार्टऑफ-पॅकेट, रिकाम्या सायकल आणि पॅकेटच्या शेवटी डेटा पाठवला जातो. स्फोट सुरू झाल्यावर IP प्रथम वैध डेटा घेतो.
· पूर्ण मोड – हा एक पॅकेट हस्तांतरण मोड आहे. या मोडमध्ये, IP पॅकेटच्या सुरूवातीस आणि शेवटी सीमांकक म्हणून बर्स्ट आणि सिंक सायकल पाठवते.

एफ-टाइल सीरियल लाइट IV उच्च स्तरीय ब्लॉक आकृती

Avalon स्ट्रीमिंग इंटरफेस TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

TX MAC

अडॅप्टर INSERT

MII एन्कोड

सानुकूल पीसीएस

TX PCS

TX MII

EMIB एन्कोड स्क्रॅम्बलर FEC

TX PMA

n लेन्स बिट्स (PAM4 मोड)/ n लेन्स बिट्स (NRZ मोड)
TX सिरीयल इंटरफेस

Avalon स्ट्रीमिंग इंटरफेस RX
64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

आरएक्स पीसीएस

CW RMV

डेस्कव

MII

आणि डीकोड संरेखित करा

RX MII

ईएमआयबी

डीकोड ब्लॉक सिंक आणि एफईसी डिस्क्रॅम्बलर

RX PMA

CSR

2n लेन्स बिट्स (PAM4 मोड)/ n लेन्स बिट्स (NRZ मोड) RX सिरीयल इंटरफेस
एव्हलॉन मेमरी-मॅप केलेले इंटरफेस रजिस्टर कॉन्फिग

दंतकथा

मऊ तर्क

कठीण तर्क

ISO 9001:2015 नोंदणीकृत

2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview 683074 | 2022.04.28

तुम्ही F-Tile Serial Lite IV Intel FPGA IP डिझाईन तयार करू शकताampआयपी वैशिष्ट्यांबद्दल अधिक जाणून घेण्यासाठी. F-Tile Serial Lite IV Intel FPGA IP Design Ex चा संदर्भ घ्याampवापरकर्ता मार्गदर्शक.
संबंधित माहिती · पृष्ठ 19 वर कार्यात्मक वर्णन · F-Tile Serial Lite IV Intel FPGA IP Design Exampवापरकर्ता मार्गदर्शक

२.१. रिलीझ माहिती

इंटेल FPGA IP आवृत्त्या इंटेल क्वार्टस® प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्यांशी v19.1 पर्यंत जुळतात. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 मध्ये प्रारंभ करून, इंटेल FPGA IP मध्ये नवीन आवृत्ती योजना आहे.

Intel FPGA IP आवृत्ती (XYZ) क्रमांक प्रत्येक इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्तीसह बदलू शकतो. यामध्ये बदल:

· X हे IP चे मोठे पुनरावृत्ती सूचित करते. तुम्ही इंटेल क्वार्टस प्राइम सॉफ्टवेअर अपडेट केल्यास, तुम्ही आयपी पुन्हा निर्माण करणे आवश्यक आहे.
· Y सूचित करते की IP मध्ये नवीन वैशिष्ट्ये समाविष्ट आहेत. या नवीन वैशिष्ट्यांचा समावेश करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
· Z सूचित करतो की IP मध्ये किरकोळ बदल समाविष्ट आहेत. हे बदल समाविष्ट करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.

तक्ता 3.

F-Tile Serial Lite IV Intel FPGA IP प्रकाशन माहिती

आयटम आयपी आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती प्रकाशन तारीख ऑर्डरिंग कोड

5.0.0 22.1 2022.04.28 IP-SLITE4F

वर्णन

३.१. समर्थित वैशिष्ट्ये
खालील तक्त्यामध्ये F-Tile Serial Lite IV Intel FPGA IP मध्ये उपलब्ध वैशिष्ट्यांची सूची आहे:

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 7

2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview 683074 | 2022.04.28

तक्ता 4.

F-Tile Serial Lite IV Intel FPGA IP वैशिष्ट्ये

वैशिष्ट्य

वर्णन

डेटा ट्रान्सफर

· PAM4 मोडसाठी:
— FHT कमाल 56.1 लेनसह केवळ 58, 116, आणि 4 Gbps प्रति लेनला समर्थन देते.
— FGT कमाल 58 लेनसह प्रति लेन 12 Gbps पर्यंत समर्थन करते.
PAM18 मोडसाठी समर्थित ट्रान्सीव्हर डेटा दरांबद्दल अधिक तपशीलांसाठी पृष्ठ 42 वरील तक्ता 4 पहा.
· NRZ मोडसाठी:
— FHT कमाल 28.05 लेनसह फक्त 58 आणि 4 Gbps प्रति लेनला समर्थन देते.
— FGT कमाल 28.05 लेनसह प्रति लेन 16 Gbps पर्यंत समर्थन करत आहे.
NRZ मोडसाठी समर्थित ट्रान्सीव्हर डेटा दरांबद्दल अधिक तपशीलांसाठी पृष्ठ 18 वरील तक्ता 42 पहा.
· सतत स्ट्रीमिंग (मूलभूत) किंवा पॅकेट (पूर्ण) मोडला समर्थन देते.
· लो ओव्हरहेड फ्रेम पॅकेटस सपोर्ट करते.
· प्रत्येक बर्स्ट आकारासाठी बाइट ग्रॅन्युलॅरिटी ट्रान्सफरला सपोर्ट करते.
· वापरकर्त्याने सुरू केलेल्या किंवा स्वयंचलित लेन संरेखनास समर्थन देते.
· प्रोग्राम करण्यायोग्य संरेखन कालावधीचे समर्थन करते.

पीसीएस

· हार्ड आयपी लॉजिक वापरते जे सॉफ्ट लॉजिक रिसोर्स रिडक्शनसाठी इंटेल एजिलेक्स एफ-टाइल ट्रान्सीव्हर्ससह इंटरफेस करते.
4GBASE-KP100 स्पेसिफिकेशनसाठी PAM4 मॉड्युलेशन मोडला सपोर्ट करते. या मॉड्यूलेशन मोडमध्ये RS-FEC नेहमी सक्षम केले जाते.
· पर्यायी RS-FEC मॉड्युलेशन मोडसह NRZ चे समर्थन करते.
· 64b/66b एन्कोडिंग डीकोडिंगला समर्थन देते.

त्रुटी शोधणे आणि हाताळणे

· TX आणि RX डेटा पथांवर CRC त्रुटी तपासण्यास समर्थन देते. · RX लिंक त्रुटी तपासण्यास समर्थन देते. · RX PCS त्रुटी शोधण्यास समर्थन देते.

इंटरफेस

· स्वतंत्र लिंकसह केवळ पूर्ण डुप्लेक्स पॅकेट हस्तांतरणास समर्थन देते.
· कमी हस्तांतरण विलंब असलेल्या एकाधिक FPGA उपकरणांवर पॉइंट-टू-पॉइंट इंटरकनेक्ट वापरते.
· वापरकर्ता-परिभाषित आदेशांचे समर्थन करते.

२.३. IP आवृत्ती समर्थन स्तर

F-Tile Serial Lite IV Intel FPGA IP साठी इंटेल क्वार्टस प्राइम सॉफ्टवेअर आणि इंटेल FPGA डिव्हाइस समर्थन खालीलप्रमाणे आहे:

तक्ता 5.

IP आवृत्ती आणि समर्थन स्तर

इंटेल क्वार्टस प्राइम 22.1

डिव्हाइस इंटेल एजिलेक्स एफ-टाइल ट्रान्सीव्हर्स

आयपी आवृत्ती सिम्युलेशन संकलन हार्डवेअर डिझाइन

5.0.0

२.४. डिव्हाइस स्पीड ग्रेड समर्थन
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-tile उपकरणांसाठी खालील स्पीड ग्रेडचे समर्थन करते: · ट्रान्सीव्हर स्पीड ग्रेड: -1, -2, आणि -3 · कोर स्पीड ग्रेड: -1, -2, आणि - 3

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 8

अभिप्राय पाठवा

2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview 683074 | 2022.04.28

संबंधित माहिती
Intel Agilex Device Data Sheet Intel Agilex F-tile transceivers मधील समर्थित डेटा दराबद्दल अधिक माहिती.

२.५. संसाधनाचा वापर आणि विलंब

F-Tile Serial Lite IV Intel FPGA IP साठी संसाधने आणि लेटन्सी इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 22.1 वरून मिळवली गेली.

तक्ता 6.

Intel Agilex F-Tile Serial Lite IV इंटेल FPGA IP संसाधन वापर
लेटन्सी मापन TX कोर इनपुटपासून RX कोर आउटपुटपर्यंतच्या राउंड ट्रिप विलंबतेवर आधारित आहे.

ट्रान्सीव्हर प्रकार

प्रकार

डेटा लेन मोड RS-FEC ALM ची संख्या

विलंब (TX कोर घड्याळ चक्र)

FGT

२८.०५ Gbps NRZ १६

मूलभूत अक्षम 21,691 65

पूर्ण अक्षम 22,135 65

मूलभूत सक्षम 21,915 189

पूर्ण सक्षम 22,452 189

58 Gbps PAM4 12

मूलभूत सक्षम 28,206 146

पूर्ण सक्षम 30,360 146

FHT

58 Gbps NRZ

मूलभूत सक्षम 15,793 146

पूर्ण सक्षम 16,624 146

58 Gbps PAM4 4

मूलभूत सक्षम 15,771 154

पूर्ण सक्षम 16,611 154

116 Gbps PAM4 4

मूलभूत सक्षम 21,605 128

पूर्ण सक्षम 23,148 128

२.६. बँडविड्थ कार्यक्षमता

तक्ता 7.

बँडविड्थ कार्यक्षमता

व्हेरिएबल्स ट्रान्सीव्हर मोड

PAM4

स्ट्रीमिंग मोड RS-FEC

पूर्ण सक्षम

मूलभूत सक्षम

सीरियल इंटरफेस बिट रेट Gbps मध्ये (RAW_RATE)
शब्दांच्या संख्येत हस्तांतरणाचा बर्स्ट आकार (BURST_SIZE) (1)
घड्याळ चक्रातील संरेखन कालावधी (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

सेटिंग्ज

NRZ

पूर्ण

अक्षम

सक्षम केले

28.0

2,048

4,096

मूलभूत अक्षम 28.0

28.0 सक्षम केले

4,194,304

4,096

4,096 चालू राहिले...

(1) मूलभूत मोडसाठी BURST_SIZE अनंतापर्यंत पोहोचते, म्हणून मोठ्या संख्येचा वापर केला जातो.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 9

2. F-Tile Serial Lite IV इंटेल FPGA IP ओव्हरview 683074 | 2022.04.28

चल

सेटिंग्ज

64/66b एन्कोड

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

शब्दांच्या संख्येमध्ये बर्स्ट आकाराचे ओव्हरहेड (BURST_SIZE_OVHD)

१२८,६९७ (२०१९)

घड्याळ चक्रात संरेखन मार्कर कालावधी 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

5 मध्ये संरेखन मार्कर रुंदी

घड्याळ चक्र

(ALIGN_MARKER_WIDTH)

बँडविड्थ कार्यक्षमता (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

प्रभावी दर (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

कमाल वापरकर्ता घड्याळ वारंवारता (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

पृष्ठ 40 वर संबंधित माहिती लिंक दर आणि बँडविड्थ कार्यक्षमता गणना

(2) पूर्ण मोडमध्ये, BURST_SIZE_OVHD आकार डेटा प्रवाहात START/END जोडलेल्या नियंत्रण शब्दांचा समावेश आहे.
(3) बेसिक मोडसाठी, BURST_SIZE_OVHD 0 आहे कारण स्ट्रीमिंग दरम्यान कोणतेही START/END नाही.
(4) बँडविड्थ कार्यक्षमता गणनासाठी लिंक दर आणि बँडविड्थ कार्यक्षमता गणना पहा.
(5) प्रभावी दर मोजणीसाठी लिंक रेट आणि बँडविड्थ कार्यक्षमता गणना पहा.
(6) जास्तीत जास्त वापरकर्ता घड्याळ वारंवारता गणनासाठी लिंक दर आणि बँडविड्थ कार्यक्षमता गणना पहा.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 10

अभिप्राय पाठवा

683074 | 2022.04.28 फीडबॅक पाठवा

3. प्रारंभ करणे

३.१. इंटेल एफपीजीए आयपी कोर स्थापित करणे आणि परवाना देणे

इंटेल क्वार्टस प्राइम सॉफ्टवेअर इंस्टॉलेशनमध्ये इंटेल एफपीजीए आयपी लायब्ररी समाविष्ट आहे. ही लायब्ररी अतिरिक्त परवान्याशिवाय तुमच्या उत्पादन वापरासाठी अनेक उपयुक्त IP कोर प्रदान करते. काही इंटेल FPGA IP कोर उत्पादन वापरासाठी स्वतंत्र परवाना खरेदी करणे आवश्यक आहे. Intel FPGA IP मूल्यमापन मोड तुम्हाला पूर्ण उत्पादन IP कोर परवाना खरेदी करण्याचा निर्णय घेण्यापूर्वी, सिम्युलेशन आणि हार्डवेअरमध्ये या परवानाकृत इंटेल FPGA IP कोरचे मूल्यांकन करण्याची परवानगी देतो. तुम्ही हार्डवेअर चाचणी पूर्ण केल्यानंतर आणि उत्पादनात IP वापरण्यासाठी तयार झाल्यानंतरच तुम्हाला परवानाकृत इंटेल आयपी कोरसाठी पूर्ण उत्पादन परवाना खरेदी करण्याची आवश्यकता आहे.

इंटेल क्वार्टस प्राइम सॉफ्टवेअर डीफॉल्टनुसार खालील ठिकाणी आयपी कोर स्थापित करते:

आकृती 2.

आयपी कोर इन्स्टॉलेशन पथ
intelFPGA(_pro) quartus – Intel Quartus प्राइम सॉफ्टवेअर ip समाविष्टीत आहे – Intel FPGA IP लायब्ररी आणि तृतीय-पक्ष IP cores altera समाविष्टीत आहे – Intel FPGA IP लायब्ररी स्त्रोत कोड आहे - Intel FPGA IP स्रोत समाविष्टीत आहे files

तक्ता 8.

IP कोर स्थापना स्थाने

स्थान

सॉफ्टवेअर

:intelFPGA_proquartusipaltera

इंटेल क्वार्टस प्राइम प्रो एडिशन

:/intelFPGA_pro/quartus/ip/altera इंटेल क्वार्टस प्राइम प्रो संस्करण

प्लॅटफॉर्म विंडोज* लिनक्स*

टीप:

इंटेल क्वार्टस प्राइम सॉफ्टवेअर इन्स्टॉलेशन मार्गातील मोकळ्या जागांना समर्थन देत नाही.

3.1.1. इंटेल एफपीजीए आयपी मूल्यांकन मोड
विनामूल्य Intel FPGA IP मूल्यमापन मोड तुम्हाला खरेदी करण्यापूर्वी सिम्युलेशन आणि हार्डवेअरमध्ये परवानाकृत Intel FPGA IP कोरचे मूल्यांकन करण्याची परवानगी देतो. Intel FPGA IP मूल्यमापन मोड अतिरिक्त परवान्याशिवाय खालील मूल्यमापनांना समर्थन देतो:
· तुमच्या सिस्टीममध्ये परवानाकृत इंटेल FPGA IP कोरच्या वर्तनाचे अनुकरण करा. · आयपी कोरची कार्यक्षमता, आकार आणि गती जलद आणि सहजपणे सत्यापित करा. · वेळ-मर्यादित डिव्हाइस प्रोग्रामिंग व्युत्पन्न करा fileआयपी कोर समाविष्ट असलेल्या डिझाइनसाठी s. · तुमच्या IP कोरसह डिव्हाइस प्रोग्राम करा आणि हार्डवेअरमध्ये तुमची रचना सत्यापित करा.

ISO 9001:2015 नोंदणीकृत

3. प्रारंभ करणे
683074 | 2022.04.28
इंटेल एफपीजीए आयपी मूल्यांकन मोड खालील ऑपरेशन मोडला समर्थन देतो:
· टिथर्ड–तुमच्या बोर्ड आणि होस्ट कॉम्प्युटरमधील कनेक्शनसह परवानाकृत Intel FPGA IP असलेले डिझाइन अनिश्चित काळासाठी चालवण्यास अनुमती देते. टिथर्ड मोडसाठी अनुक्रमांक संयुक्त चाचणी क्रिया गट आवश्यक आहे (जेTAG) J दरम्यान जोडलेली केबलTAG हार्डवेअर मूल्यमापन कालावधीसाठी इंटेल क्वार्टस प्राइम प्रोग्रामर चालवणारा होस्ट संगणक आणि तुमच्या बोर्डवर पोर्ट. प्रोग्रामरला फक्त इंटेल क्वार्टस प्राइम सॉफ्टवेअरची किमान स्थापना आवश्यक आहे आणि त्यासाठी इंटेल क्वार्टस प्राइम परवाना आवश्यक नाही. यजमान संगणक J द्वारे डिव्हाइसला नियतकालिक सिग्नल पाठवून मूल्यमापन वेळ नियंत्रित करतोTAG बंदर डिझाईनमधील सर्व परवानाकृत IP कोर टिथर्ड मोडला समर्थन देत असल्यास, कोणतेही IP कोर मूल्यमापन कालबाह्य होईपर्यंत मूल्यांकनाची वेळ चालते. सर्व आयपी कोर अमर्यादित मूल्यमापन वेळेस समर्थन देत असल्यास, डिव्हाइस टाइम-आउट होत नाही.
· Untethered–मर्यादित काळासाठी परवानाकृत IP असलेले डिझाइन चालविण्यास अनुमती देते. इंटेल क्वार्टस प्राइम सॉफ्टवेअर चालवणाऱ्या होस्ट कॉम्प्युटरवरून डिव्हाइस डिस्कनेक्ट झाल्यास IP कोर अनटेदर मोडवर परत येतो. डिझाइनमधील इतर कोणताही परवानाकृत IP कोर टिथर्ड मोडला सपोर्ट करत नसल्यास IP कोर देखील अनटेदर मोडवर परत येतो.
डिझाईनमधील कोणत्याही परवानाप्राप्त Intel FPGA IP साठी मूल्यांकनाची वेळ संपते तेव्हा, डिझाइन कार्य करणे थांबवते. इंटेल एफपीजीए आयपी इव्हॅल्युएशन मोड वापरणारे सर्व आयपी कोर एकाच वेळी डिझाईनमधील कोणत्याही आयपी कोरची वेळ संपतात. जेव्हा मूल्यमापनाची वेळ संपते, तेव्हा तुम्ही हार्डवेअर पडताळणी सुरू ठेवण्यापूर्वी FPGA डिव्हाइसला पुन्हा प्रोग्राम करणे आवश्यक आहे. उत्पादनासाठी आयपी कोरचा वापर वाढवण्यासाठी, आयपी कोरसाठी पूर्ण उत्पादन परवाना खरेदी करा.
तुम्ही अप्रतिबंधित डिव्हाइस प्रोग्रामिंग व्युत्पन्न करण्यापूर्वी तुम्ही परवाना खरेदी करणे आणि पूर्ण उत्पादन परवाना की व्युत्पन्न करणे आवश्यक आहे. file. इंटेल एफपीजीए आयपी इव्हॅल्युएशन मोड दरम्यान, कंपाइलर केवळ वेळ-मर्यादित डिव्हाइस प्रोग्रामिंग तयार करतो file ( _time_limited.sof) कालमर्यादेत कालबाह्य होईल.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 12

अभिप्राय पाठवा

3. प्रारंभ करणे 683074 | 2022.04.28

आकृती 3.

इंटेल FPGA IP मूल्यांकन मोड प्रवाह
इंटेल एफपीजीए आयपी लायब्ररीसह इंटेल क्वार्टस प्राइम सॉफ्टवेअर स्थापित करा

परवानाकृत इंटेल एफपीजीए आयपी कोर पॅरामीटराइज आणि इन्स्टंट करा

सपोर्टेड सिम्युलेटरमध्ये IP सत्यापित करा

इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये डिझाइन संकलित करा

वेळ-मर्यादित डिव्हाइस प्रोग्रामिंग व्युत्पन्न करा File

इंटेल एफपीजीए डिव्हाइस प्रोग्राम करा आणि बोर्डवर ऑपरेशन सत्यापित करा
उत्पादन वापरासाठी आयपी तयार नाही?
होय पूर्ण उत्पादन खरेदी करा
आयपी परवाना

टीप:

व्यावसायिक उत्पादनांमध्ये परवानाकृत IP समाविष्ट करा
पॅरामीटरायझेशन पायऱ्या आणि अंमलबजावणी तपशीलांसाठी प्रत्येक IP कोरच्या वापरकर्ता मार्गदर्शकाचा संदर्भ घ्या.
इंटेल आयपी कोरला प्रति-सीट, शाश्वत आधारावर परवाना देते. परवाना शुल्कामध्ये पहिल्या वर्षाची देखभाल आणि समर्थन समाविष्ट आहे. पहिल्या वर्षानंतर अपडेट्स, बग फिक्स आणि तांत्रिक समर्थन प्राप्त करण्यासाठी तुम्ही देखभाल कराराचे नूतनीकरण करणे आवश्यक आहे. प्रोग्रॅमिंग व्युत्पन्न करण्यापूर्वी, उत्पादन परवाना आवश्यक असलेल्या Intel FPGA IP कोरसाठी तुम्ही पूर्ण उत्पादन परवाना खरेदी करणे आवश्यक आहे. fileजे तुम्ही अमर्यादित काळासाठी वापरू शकता. इंटेल एफपीजीए आयपी इव्हॅल्युएशन मोड दरम्यान, कंपाइलर केवळ वेळ-मर्यादित डिव्हाइस प्रोग्रामिंग तयार करतो file ( _time_limited.sof) कालमर्यादेत कालबाह्य होईल. तुमच्या उत्पादन परवाना की मिळवण्यासाठी, Intel FPGA स्व-सेवा परवाना केंद्राला भेट द्या.
इंटेल एफपीजीए सॉफ्टवेअर परवाना करार परवानाकृत आयपी कोर, इंटेल क्वार्टस प्राइम डिझाइन सॉफ्टवेअर आणि सर्व विनापरवाना आयपी कोरची स्थापना आणि वापर नियंत्रित करतात.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 13

3. प्रारंभ करणे 683074 | 2022.04.28
संबंधित माहिती · इंटेल एफपीजीए परवाना समर्थन केंद्र · इंटेल एफपीजीए सॉफ्टवेअर इन्स्टॉलेशन आणि लायसन्सिंगचा परिचय
३.२. आयपी पॅरामीटर्स आणि पर्याय निर्दिष्ट करणे
आयपी पॅरामीटर एडिटर तुम्हाला तुमची सानुकूल आयपी व्हेरिएशन द्रुतपणे कॉन्फिगर करण्याची परवानगी देतो. Intel Quartus Prime Pro Edition सॉफ्टवेअरमध्ये IP पर्याय आणि पॅरामीटर्स निर्दिष्ट करण्यासाठी खालील पायऱ्या वापरा.
1. जर तुमच्याकडे आधीपासून इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट नसेल ज्यामध्ये तुमचा F-Tile Serial Lite IV Intel FPGA IP समाकलित करायचा असेल, तर तुम्ही एक तयार करणे आवश्यक आहे. a इंटेल क्वार्टस प्राइम प्रो एडिशनमध्ये, क्लिक करा File नवीन क्वार्टस प्राइम प्रकल्प तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड, किंवा File विद्यमान क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो. b डिव्हाइस फॅमिली Intel Agilex निर्दिष्ट करा आणि IP साठी स्पीड ग्रेड आवश्यकता पूर्ण करणारे उत्पादन F-tile डिव्हाइस निवडा. c समाप्त क्लिक करा.
2. IP कॅटलॉगमध्ये, F-Tile Serial Lite IV Intel FPGA IP शोधा आणि निवडा. नवीन IP भिन्नता विंडो दिसेल.
3. तुमच्या नवीन सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
4. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल. 5. तुमच्या IP भिन्नतेसाठी पॅरामीटर्स निर्दिष्ट करा. साठी पॅरामीटर विभाग पहा
F-Tile Serial Lite IV Intel FPGA IP पॅरामीटर्सबद्दल माहिती. 6. वैकल्पिकरित्या, सिम्युलेशन टेस्टबेंच किंवा संकलन आणि हार्डवेअर डिझाइन तयार करण्यासाठी
exampनंतर, डिझाईन एक्स मधील सूचनांचे अनुसरण कराampवापरकर्ता मार्गदर्शक. 7. एचडीएल व्युत्पन्न करा क्लिक करा. जनरेशन डायलॉग बॉक्स दिसेल. 8. आउटपुट निर्दिष्ट करा file जनरेशन पर्याय, आणि नंतर जनरेट क्लिक करा. आयपी भिन्नता
files तुमच्या वैशिष्ट्यांनुसार व्युत्पन्न करा. 9. समाप्त क्लिक करा. पॅरामीटर एडिटर उच्च-स्तरीय .ip जोडतो file वर्तमान पर्यंत
प्रकल्प आपोआप. तुम्हाला स्वहस्ते .ip जोडण्यासाठी सूचित केले असल्यास file प्रकल्पासाठी, प्रकल्प जोडा/काढून टाका वर क्लिक करा Files जोडण्यासाठी प्रकल्पात file. 10. तुमचा आयपी व्हेरिएशन व्युत्पन्न केल्यानंतर आणि इन्स्टंट केल्यावर, पोर्ट कनेक्ट करण्यासाठी योग्य पिन असाइनमेंट करा आणि योग्य प्रति-इंस्टन्स RTL पॅरामीटर्स सेट करा.
पृष्ठ 42 वर संबंधित माहिती पॅरामीटर्स
३.३. व्युत्पन्न File रचना
इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर खालील IP आउटपुट व्युत्पन्न करते file रचना
च्या माहितीसाठी file डिझाइनची रचना उदाample, F-Tile Serial Lite IV Intel FPGA IP Design Ex चा संदर्भ घ्याampवापरकर्ता मार्गदर्शक.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 14

अभिप्राय पाठवा

3. प्रारंभ करणे 683074 | 2022.04.28

आकृती 4. F-Tile Serial Lite IV इंटेल FPGA IP व्युत्पन्न Files
.ip - IP एकत्रीकरण file

आयपी भिन्नता files

_ आयपी भिन्नता files

example_design

.cmp – VHDL घटक घोषणा file _bb.v - व्हेरिलॉग एचडीएल ब्लॅक बॉक्स ईडीए संश्लेषण file _inst.v आणि .vhd – एसample instantiation टेम्पलेट्स .xml- XML अहवाल file

Exampआपल्या IP कोर डिझाइनसाठी le स्थान उदाample files डीफॉल्ट स्थान माजी आहेample_design, परंतु तुम्हाला वेगळा मार्ग निर्दिष्ट करण्यासाठी सूचित केले जाईल.

.qgsimc - वाढीव पुनरुत्पादनास समर्थन देण्यासाठी सिम्युलेशन पॅरामीटर्स सूचीबद्ध करते .qgsynthc – वाढीव पुनरुत्पादनास समर्थन देण्यासाठी संश्लेषण मापदंडांची यादी करते

.qip - IP संश्लेषण सूचीबद्ध करते files

_generation.rpt- IP निर्मिती अहवाल

.sopcinfo- सॉफ्टवेअर टूल-चेन एकत्रीकरण file .html- कनेक्शन आणि मेमरी नकाशा डेटा

.csv – असाइनमेंट पिन करा file

.spd – वैयक्तिक सिम्युलेशन स्क्रिप्ट एकत्र करते

सिम सिम्युलेशन files

सिंथ आयपी संश्लेषण files

.v शीर्ष-स्तरीय सिम्युलेशन file

.v शीर्ष-स्तरीय IP संश्लेषण file

सिम्युलेटर स्क्रिप्ट्स

सबकोर लायब्ररी

सिंथ
सबकोर संश्लेषण files

सिम
सबकोर सिम्युलेशन files

तक्ता 9.

F-Tile Serial Lite IV Intel FPGA IP व्युत्पन्न Files

File नाव

वर्णन

.ip

प्लॅटफॉर्म डिझायनर सिस्टम किंवा उच्च-स्तरीय IP भिन्नता file. तुम्ही तुमचा IP भिन्नता देता ते नाव आहे.

.cmp

VHDL घटक घोषणा (.cmp) file एक मजकूर आहे file ज्यामध्ये स्थानिक जेनेरिक आणि पोर्ट व्याख्या आहेत ज्या तुम्ही VHDL डिझाइनमध्ये वापरू शकता files.

.html

एक अहवाल ज्यामध्ये कनेक्शन माहिती, प्रत्येक गुलामाचा पत्ता दर्शविणारा एक मेमरी नकाशा ज्यामध्ये तो कनेक्ट केलेला आहे त्या प्रत्येक मास्टरचा पत्ता आणि पॅरामीटर असाइनमेंट.

_generation.rpt

आयपी किंवा प्लॅटफॉर्म डिझायनर जनरेशन लॉग file. IP निर्मिती दरम्यान संदेशांचा सारांश.

.qgsimc

वाढीव पुनरुत्पादनास समर्थन देण्यासाठी सिम्युलेशन पॅरामीटर्स सूचीबद्ध करते.

.qgsynthc

वाढीव पुनरुत्पादनास समर्थन देण्यासाठी संश्लेषण पॅरामीटर्स सूचीबद्ध करते.

.qip

इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये आयपी घटक एकत्रित आणि संकलित करण्यासाठी आयपी घटकाबद्दल सर्व आवश्यक माहिती समाविष्ट आहे.
चालू ठेवले…

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 15

3. प्रारंभ करणे 683074 | 2022.04.28

File नाव .sopcinfo
.csv .एसपीडी _bb.v _inst.v किंवा _inst.vhd .regmap
.svd
.v किंवा .vhd मार्गदर्शक/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

वर्णन
तुमच्या प्लॅटफॉर्म डिझायनर सिस्टममधील कनेक्शन आणि आयपी घटक पॅरामीटरायझेशनचे वर्णन करते. जेव्हा तुम्ही IP घटकांसाठी सॉफ्टवेअर ड्रायव्हर्स विकसित करता तेव्हा आवश्यकता प्राप्त करण्यासाठी तुम्ही त्यातील सामग्रीचे विश्लेषण करू शकता. डाउनस्ट्रीम टूल्स जसे की Nios® II टूल चेन हे वापरतात file. .sopcinfo file आणि system.h file Nios II टूल साखळीसाठी व्युत्पन्न केलेल्या प्रत्येक गुलामाला प्रवेश करणार्‍या प्रत्येक मास्टरच्या सापेक्ष पत्ता नकाशा माहिती समाविष्ट करते. एका विशिष्ट गुलाम घटकामध्ये प्रवेश करण्यासाठी भिन्न मास्टर्सकडे भिन्न पत्ता नकाशा असू शकतो.
IP घटकाच्या अपग्रेड स्थितीबद्दल माहिती असते.
आवश्यक इनपुट file सपोर्टेड सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट व्युत्पन्न करण्यासाठी ip-make-simscript साठी. .एसपीडी file ची यादी समाविष्ट आहे files सिम्युलेशनसाठी व्युत्पन्न केले आहे, तसेच तुम्ही आरंभ करू शकता अशा आठवणींबद्दल माहिती.
तुम्ही व्हेरिलॉग ब्लॅक-बॉक्स (_bb.v) वापरू शकता file ब्लॅक बॉक्स म्हणून वापरण्यासाठी रिक्त मॉड्यूल घोषणा म्हणून.
एचडीएल माजीample instantiation टेम्पलेट. तुम्ही त्यातील मजकूर कॉपी आणि पेस्ट करू शकता file तुमच्या HDL मध्ये file IP भिन्नता त्वरित करण्यासाठी.
आयपीमध्ये नोंदणी माहिती असल्यास, .regmap file निर्माण करते. .regmap file मास्टर आणि स्लेव्ह इंटरफेसच्या रजिस्टर नकाशा माहितीचे वर्णन करते. या file .sopcinfo ला पूरक आहे file प्रणालीबद्दल अधिक तपशीलवार नोंदणी माहिती प्रदान करून. हे रजिस्टर डिस्प्ले सक्षम करते views आणि सिस्टम कन्सोलमध्ये वापरकर्ता सानुकूल करण्यायोग्य आकडेवारी.
हार्ड प्रोसेसर सिस्टम (HPS) सिस्टम डीबग साधनांना अनुमती देते view प्लॅटफॉर्म डिझायनर सिस्टीममध्ये एचपीएसशी जोडलेल्या पेरिफेरल्सचे रजिस्टर नकाशे. संश्लेषण दरम्यान, .svd fileसिस्टम कन्सोल मास्टर्सना दिसणार्‍या स्लेव्ह इंटरफेससाठी s .sof मध्ये संग्रहित केले जातात. file डीबग विभागात. सिस्टम कन्सोल हा विभाग वाचतो, जो प्लॅटफॉर्म डिझायनर नोंदणी नकाशाच्या माहितीसाठी क्वेरी करू शकतो. सिस्टम स्लेव्हसाठी, प्लॅटफॉर्म डिझायनर नावाने रजिस्टरमध्ये प्रवेश करू शकतो.
एचडीएल files जे संश्लेषण किंवा सिम्युलेशनसाठी प्रत्येक सबमॉड्यूल किंवा चाइल्ड आयपी इन्स्टंट करते.
सिम्युलेशन सेट अप आणि रन करण्यासाठी ModelSim*/QuestaSim* स्क्रिप्ट msim_setup.tcl समाविष्टीत आहे.
VCS* सिम्युलेशन सेट करण्यासाठी आणि चालविण्यासाठी शेल स्क्रिप्ट vcs_setup.sh समाविष्टीत आहे. एक शेल स्क्रिप्ट vcsmx_setup.sh आणि synopsys_sim.setup समाविष्टीत आहे file VCS MX सिम्युलेशन सेट करण्यासाठी आणि चालवण्यासाठी.
शेल स्क्रिप्ट xcelium_setup.sh आणि इतर सेटअप समाविष्टीत आहे files Xcelium* सिम्युलेशन सेट अप आणि रन करण्यासाठी.
एचडीएल समाविष्ट आहे fileआयपी सबमॉड्यूल्ससाठी s.
प्रत्येक जनरेट केलेल्या चाइल्ड आयपी डिरेक्ट्रीसाठी, प्लॅटफॉर्म डिझायनर सिंथ/ आणि सिम/ उप-डिरेक्टरी व्युत्पन्न करतो.

३.४. इंटेल एफपीजीए आयपी कोरचे अनुकरण करत आहे
इंटेल क्वार्टस प्राइम सॉफ्टवेअर विशिष्ट EDA सिम्युलेटरमध्ये IP कोर RTL सिम्युलेशनला समर्थन देते. आयपी जनरेशन वैकल्पिकरित्या सिम्युलेशन तयार करते files, फंक्शनल सिम्युलेशन मॉडेलसह, कोणतेही टेस्टबेंच (किंवा उदाample डिझाइन), आणि प्रत्येक IP कोरसाठी विक्रेता-विशिष्ट सिम्युलेटर सेटअप स्क्रिप्ट. तुम्ही फंक्शनल सिम्युलेशन मॉडेल आणि कोणतेही टेस्टबेंच किंवा माजी वापरू शकताampअनुकरण साठी le डिझाइन. आयपी जनरेशन आउटपुटमध्ये कोणतेही टेस्टबेंच संकलित करण्यासाठी आणि चालविण्यासाठी स्क्रिप्ट देखील समाविष्ट असू शकतात. स्क्रिप्ट सर्व मॉडेल्स किंवा लायब्ररी सूचीबद्ध करतात ज्या तुम्हाला तुमचा IP कोर सिम्युलेट करण्यासाठी आवश्यक असतात.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 16

अभिप्राय पाठवा

3. प्रारंभ करणे 683074 | 2022.04.28

इंटेल क्वार्टस प्राइम सॉफ्टवेअर अनेक सिम्युलेटरसह एकत्रीकरण प्रदान करते आणि आपल्या स्वतःच्या स्क्रिप्टेड आणि कस्टम सिम्युलेशन फ्लोसह एकाधिक सिम्युलेशन प्रवाहांना समर्थन देते. तुम्ही कोणता प्रवाह निवडाल, आयपी कोर सिम्युलेशनमध्ये पुढील चरणांचा समावेश आहे:
1. IP HDL, testbench (किंवा माजीample डिझाइन), आणि सिम्युलेटर सेटअप स्क्रिप्ट files.
2. तुमचे सिम्युलेटर वातावरण आणि कोणत्याही सिम्युलेशन स्क्रिप्ट सेट करा.
3. सिम्युलेशन मॉडेल लायब्ररी संकलित करा.
4. तुमचा सिम्युलेटर चालवा.

३.४.१. डिझाइनचे अनुकरण आणि पडताळणी करणे

डीफॉल्टनुसार, पॅरामीटर एडिटर इंटेल एफपीजीए आयपी मॉडेल्स आणि सिम्युलेशन मॉडेल लायब्ररी संकलित करण्यासाठी, विस्तृत करण्यासाठी आणि सिम्युलेट करण्यासाठी कमांड असलेल्या सिम्युलेटर-विशिष्ट स्क्रिप्ट्स व्युत्पन्न करतो. files तुम्ही तुमच्या सिम्युलेशन टेस्टबेंच स्क्रिप्टमध्ये कमांड कॉपी करू शकता किंवा ते संपादित करू शकता fileतुमची रचना आणि टेस्टबेंच संकलित करण्यासाठी, विस्तृत करण्यासाठी आणि अनुकरण करण्यासाठी कमांड जोडण्यासाठी.

तक्ता 10. इंटेल एफपीजीए आयपी कोर सिम्युलेशन स्क्रिप्ट्स

सिम्युलेटर

File निर्देशिका

मॉडेलसिम

_सिम/मार्गदर्शक

क्वेस्टासिम

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

एक्सेलियम

_sim/xcelium

स्क्रिप्ट msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

३.५. इतर EDA साधनांमध्ये आयपी कोर संश्लेषित करणे
वैकल्पिकरित्या, इंटेल FPGA IP कोर समाविष्ट असलेल्या डिझाइनचे संश्लेषण करण्यासाठी दुसरे समर्थित EDA साधन वापरा. जेव्हा तुम्ही IP कोर संश्लेषण व्युत्पन्न करता files तृतीय-पक्ष EDA संश्लेषण साधनांसह वापरण्यासाठी, तुम्ही क्षेत्र आणि वेळेचा अंदाज नेटलिस्ट तयार करू शकता. जनरेशन सक्षम करण्यासाठी, तुमचा IP भिन्नता सानुकूलित करताना तृतीय-पक्ष EDA संश्लेषण साधनांसाठी वेळ आणि संसाधन अंदाज तयार करा चालू करा.
क्षेत्रफळ आणि वेळेचा अंदाज नेटलिस्ट IP कोर कनेक्टिव्हिटी आणि आर्किटेक्चरचे वर्णन करते, परंतु वास्तविक कार्यक्षमतेबद्दल तपशील समाविष्ट करत नाही. ही माहिती विशिष्ट तृतीय-पक्ष संश्लेषण साधने क्षेत्र आणि वेळेच्या अंदाजांना चांगल्या प्रकारे अहवाल देण्यासाठी सक्षम करते. या व्यतिरिक्त, संश्लेषण साधने वेळेची माहिती वापरून वेळ-चालित ऑप्टिमायझेशन साध्य करू शकतात आणि परिणामांची गुणवत्ता सुधारू शकतात.
इंटेल क्वार्टस प्राइम सॉफ्टवेअर व्युत्पन्न करते _syn.v नेटलिस्ट file व्हेरिलॉग एचडीएल फॉरमॅटमध्ये, आउटपुटची पर्वा न करता file आपण निर्दिष्ट केलेले स्वरूप. तुम्ही ही नेटलिस्ट संश्लेषणासाठी वापरत असल्यास, तुम्ही IP कोर रॅपर समाविष्ट करणे आवश्यक आहे file .v किंवा तुमच्या इंटेल क्वार्टस प्राइम प्रोजेक्टमध्ये .vhd.

(७) जर तुम्ही EDA टूल पर्याय सेट केला नसेल- जो तुम्हाला इंटेल क्वार्टस प्राइम सॉफ्टवेअरमधून तृतीय-पक्ष EDA सिम्युलेटर सुरू करण्यास सक्षम करतो- ही स्क्रिप्ट मॉडेलसिम किंवा क्वेस्टसिम सिम्युलेटर टीसीएल कन्सोलमध्ये चालवा (इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये नाही. Tcl कन्सोल) कोणत्याही त्रुटी टाळण्यासाठी.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 17

3. प्रारंभ करणे 683074 | 2022.04.28
३.६. पूर्ण डिझाइन संकलित करणे
तुमची रचना संकलित करण्यासाठी तुम्ही इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमधील प्रोसेसिंग मेनूवरील स्टार्ट कम्पाइलेशन कमांड वापरू शकता.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 18

अभिप्राय पाठवा

683074 | 2022.04.28 फीडबॅक पाठवा

4. कार्यात्मक वर्णन

आकृती 5.

F-Tile Serial Lite IV Intel FPGA IP मध्ये MAC आणि इथरनेट PCS असतात. MAC कस्टम PCS शी MII इंटरफेसद्वारे संवाद साधते.

आयपी दोन मॉड्युलेशन मोडचे समर्थन करते:
· PAM4 – निवडीसाठी 1 ते 12 क्रमांकाच्या लेन प्रदान करते. IP नेहमी PAM4 मॉड्युलेशन मोडमध्ये प्रत्येक लेनसाठी दोन PCS चॅनेल इन्स्टंट करतो.
· NRZ – निवडीसाठी 1 ते 16 क्रमांकाच्या लेन प्रदान करते.

प्रत्येक मॉड्यूलेशन मोड दोन डेटा मोडला समर्थन देतो:
· बेसिक मोड–हा एक शुद्ध स्ट्रीमिंग मोड आहे जिथे बँडविड्थ वाढवण्यासाठी स्टार्टऑफ-पॅकेट, रिकाम्या सायकल आणि पॅकेटच्या शेवटी डेटा पाठवला जातो. स्फोट सुरू झाल्यावर IP प्रथम वैध डेटा घेतो.

बेसिक मोड डेटा ट्रान्सफर tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_डेटा

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 नोंदणीकृत

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 6.

· पूर्ण मोड – हा पॅकेट मोड डेटा ट्रान्सफर आहे. या मोडमध्ये, आयपी पॅकेटच्या सुरूवातीला आणि शेवटी डिलिमिटर म्हणून बर्स्ट आणि सिंक सायकल पाठवते.

पूर्ण मोड डेटा ट्रान्सफर tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_डेटा

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

संबंधित माहिती · F-Tile Serial Lite IV Intel FPGA IP Overview पृष्ठ 6 वर · F-Tile Serial Lite IV Intel FPGA IP Design Exampवापरकर्ता मार्गदर्शक

४.१. TX डेटापथ
TX डेटापाथमध्ये खालील घटक असतात: · MAC अडॅप्टर · कंट्रोल वर्ड इन्सर्टेशन ब्लॉक · CRC · MII एन्कोडर · PCS ब्लॉक · PMA ब्लॉक

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 20

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28
आकृती 7. TX डेटापाथ

वापरकर्ता तर्क पासून

TX MAC

Avalon स्ट्रीमिंग इंटरफेस

MAC अडॅप्टर

वर्ड इन्सर्शन नियंत्रित करा

CRC

MII एन्कोडर

MII इंटरफेस कस्टम PCS
पीसीएस आणि पीएमए

इतर FPGA डिव्हाइसवर TX सिरीयल इंटरफेस

४.१.१. TX MAC अडॅप्टर
TX MAC अडॅप्टर Avalon® स्ट्रीमिंग इंटरफेस वापरून वापरकर्त्याच्या तर्काकडे डेटा ट्रान्समिशन नियंत्रित करते. हा ब्लॉक वापरकर्ता-परिभाषित माहिती प्रसारण आणि प्रवाह नियंत्रणास समर्थन देतो.

वापरकर्ता-परिभाषित माहिती हस्तांतरित करणे

पूर्ण मोडमध्ये, आयपी tx_is_usr_cmd सिग्नल प्रदान करतो जो तुम्ही वापरकर्ता-परिभाषित माहिती चक्र सुरू करण्यासाठी वापरू शकता जसे की XOFF/XON वापरकर्ता लॉजिकमध्ये ट्रान्समिशन. तुम्ही या सिग्नलचा वापर करून वापरकर्ता-परिभाषित माहिती प्रसारण चक्र सुरू करू शकता आणि tx_avs_data वापरून tx_avs_startofpacket आणि tx_avs_valid सिग्नलसह माहिती हस्तांतरित करू शकता. ब्लॉक नंतर दोन चक्रांसाठी tx_avs_ready डीझर्ट करतो.

टीप:

वापरकर्ता-परिभाषित माहिती वैशिष्ट्य केवळ पूर्ण मोडमध्ये उपलब्ध आहे.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 21

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 8.

प्रवाह नियंत्रण

अशा अटी आहेत जेथे TX MAC वापरकर्ता लॉजिक कडून डेटा प्राप्त करण्यास तयार नाही जसे की लिंक री-अलाइनमेंट प्रक्रियेदरम्यान किंवा जेव्हा वापरकर्ता लॉजिकमधून ट्रान्समिशनसाठी डेटा उपलब्ध नसतो. या परिस्थितींमुळे डेटाचे नुकसान टाळण्यासाठी, IP वापरकर्ता लॉजिकमधून डेटा प्रवाह नियंत्रित करण्यासाठी tx_avs_ready सिग्नल वापरतो. जेव्हा खालील परिस्थिती उद्भवते तेव्हा IP सिग्नल बंद करतो:
· जेव्हा tx_avs_startofpacket असा दावा केला जातो, tx_avs_ready एका घड्याळ चक्रासाठी बंद केला जातो.
· जेव्हा tx_avs_endofpacket असा दावा केला जातो, tx_avs_ready एका घड्याळ चक्रासाठी बंद केला जातो.
· जेव्हा कोणतीही जोडलेली CWs प्रतिज्ञा केली जाते तेव्हा tx_avs_ready दोन घड्याळ चक्रांसाठी बंद केली जाते.
सानुकूल PCS इंटरफेसवर जेव्हा RS-FEC संरेखन मार्कर समाविष्ट होते, tx_avs_ready चार घड्याळ चक्रांसाठी बंद केले जाते.
· PAM17 मॉड्युलेशन मोडमध्ये प्रत्येक 4 इथरनेट कोर क्लॉक सायकल आणि NRZ मॉड्युलेशन मोडमध्ये प्रत्येक 33 इथरनेट कोर क्लॉक सायकल. tx_avs_ready एका घड्याळ चक्रासाठी बंद केले आहे.
· जेव्हा वापरकर्ता लॉजिक डेटा ट्रान्समिशन नसताना tx_avs_valid डीझर्ट करतो.

खालील टाइमिंग डायग्राम उदाampडेटा प्रवाह नियंत्रणासाठी tx_avs_ready वापरून TX MAC अडॅप्टरचे les.

tx_avs_valid Deassertion आणि START/END पेअर CW सह प्रवाह नियंत्रण

tx_core_clkout

tx_avs_valid tx_avs_डेटा

D1 D2 D3

वैध सिग्नल डेझर्ट्स

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW घालण्यासाठी दोन चक्रांसाठी सज्ज सिग्नल डेझर्ट

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 रिक्त D4

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 22

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 9.

संरेखन मार्कर घालणे सह प्रवाह नियंत्रण
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

डीएन -1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

आकृती 10.

START/END पेअर केलेल्या CW सह फ्लो कंट्रोल अलाइनमेंट मार्कर इन्सर्शनशी जुळते

tx_core_clkout tx_avs_valid

tx_avs_डेटा

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_तयार

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_डेटा

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

डीएन -1

STRT D0 समाप्त करा

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

४.१.२. कंट्रोल वर्ड (CW) इनसरेशन
F-Tile Serial Lite IV Intel FPGA IP वापरकर्ता लॉजिकमधील इनपुट सिग्नलवर आधारित CWs तयार करतो. CWs PCS ब्लॉकला पॅकेट डिलिमिटर, ट्रान्समिशन स्टेटस माहिती किंवा वापरकर्ता डेटा सूचित करतात आणि ते XGMII कंट्रोल कोडमधून घेतले जातात.
खालील सारणी समर्थित CW चे वर्णन दर्शवते:

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 23

4. कार्यात्मक वर्णन 683074 | 2022.04.28

तक्ता 11.
संरेखन सुरू करा

समर्थित CW चे वर्णन

शब्दांची संख्या (1 शब्द

= 64 बिट)

होय

EMPTY_CYC

होय

निष्क्रिय

नाही

डेटा

होय

इन-बँड

वर्णन
डेटा डिलिमिटरची सुरुवात. डेटा डिलिमिटरचा शेवट. RX संरेखनासाठी नियंत्रण शब्द (CW) डेटा ट्रान्सफरमध्ये रिक्त सायकल. IDLE (बँडच्या बाहेर). पेलोड.

तक्ता 12. CW फील्ड वर्णन
फील्ड RSVD num_valid_bytes_eob
रिक्त eop sop seop संरेखित CRC32 usr

वर्णन
आरक्षित फील्ड. भविष्यातील विस्तारासाठी वापरले जाऊ शकते. 0 ला बांधले.
शेवटच्या शब्दातील वैध बाइट्सची संख्या (64-बिट). हे 3 बिट मूल्य आहे. · 3'b000: 8 बाइट · 3'b001: 1 बाइट · 3'b010: 2 बाइट · 3'b011: 3 बाइट · 3'b100: 4 बाइट · 3'b101: 5 बाइट · 3'b110: 6 बाइट · 3'b111: 7 बाइट्स
बर्स्टच्या शेवटी गैर-वैध शब्दांची संख्या.
एंड-ऑफ-पॅकेट सिग्नलचा दावा करण्यासाठी RX Avalon स्ट्रीमिंग इंटरफेस सूचित करते.
स्टार्ट-ऑफ-पॅकेट सिग्नलचा दावा करण्यासाठी RX Avalon स्ट्रीमिंग इंटरफेस सूचित करते.
RX Avalon स्ट्रीमिंग इंटरफेसला समान चक्रात पॅकेटचा प्रारंभ आणि पॅकेटचा शेवट दर्शवितो.
RX संरेखन तपासा.
गणना केलेल्या CRC ची मूल्ये.
नियंत्रण शब्द (CW) मध्ये वापरकर्ता-परिभाषित माहिती आहे असे सूचित करते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 24

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

४.१.२.१. स्टार्ट-ऑफ-बर्स्ट CW

आकृती 11. स्टार्ट-ऑफ-बर्स्ट CW फॉरमॅट

सुरू करा

१६:१०

RSVD

१६:१०

RSVD

१६:१०

RSVD

डेटा

39:32 31:24

RSVD RSVD

१६:१०

sop usr align=0 seop

१६:१०

चॅनेल

१६:१०

'hFB(स्टार्ट)

नियंत्रण 7:0

तक्ता 13.

फुल मोडमध्ये, तुम्ही tx_avs_startofpacket सिग्नलचा दावा करून START CW टाकू शकता. जेव्हा तुम्ही फक्त tx_avs_startofpacket सिग्नलचा दावा करता, तेव्हा sop बिट सेट केला जातो. जेव्हा तुम्ही tx_avs_startofpacket आणि tx_avs_endofpacket दोन्ही सिग्नल्सचा दावा करता, तेव्हा seop बिट सेट केला जातो.

CW फील्ड मूल्ये सुरू करा
फील्ड sop/seop
usr (8)
संरेखित करा

मूल्य

tx_is_usr_cmd सिग्नलवर अवलंबून:

1: जेव्हा tx_is_usr_cmd = 1

0: जेव्हा tx_is_usr_cmd = 0

बेसिक मोडमध्ये, रीसेट रद्द केल्यानंतर MAC START CW पाठवते. कोणताही डेटा उपलब्ध नसल्यास, तुम्ही डेटा पाठवणे सुरू करेपर्यंत MAC सतत END आणि START CW सह EMPTY_CYC जोडून पाठवते.

४.१.२.२. अंत-विस्फोट CW

आकृती 12. एन्ड-ऑफ-बर्स्ट CW फॉरमॅट

END

१६:१०

'hFD

१६:१०

CRC32[31:24]

१६:१०

CRC32[23:16]

डेटा 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

१६:१०

RSVD

रिक्त

१६:१०

RSVD

num_valid_bytes_eob

नियंत्रण

१६:१०

(8) हे केवळ पूर्ण मोडमध्ये समर्थित आहे.
अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 25

4. कार्यात्मक वर्णन 683074 | 2022.04.28

तक्ता 14.

जेव्हा tx_avs_endofpacket असा दावा केला जातो तेव्हा MAC END CW घालते. END CW मध्ये शेवटच्या डेटा शब्दावरील वैध बाइट्सची संख्या आणि CRC माहिती असते.

CRC मूल्य हे START CW आणि END CW च्या आधीच्या डेटा शब्दामधील डेटासाठी 32-बिट CRC परिणाम आहे.

खालील सारणी END CW मधील फील्डची मूल्ये दर्शवते.

END CW फील्ड मूल्ये
फील्ड eop CRC32 num_valid_bytes_eob

मूल्य 1
CRC32 गणना केलेले मूल्य. शेवटच्या डेटा शब्दावरील वैध बाइट्सची संख्या.

४.१.२.३. संरेखन पेअर CW

आकृती 13. संरेखन पेअर केलेले CW स्वरूप

START/END सह CW जोडी संरेखित करा

64+8bits XGMII इंटरफेस

सुरू करा

१६:१०

RSVD

१६:१०

RSVD

१६:१०

RSVD

डेटा

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

१६:१०

RSVD

१६:१०

'hFB

नियंत्रण 7:0

64+8bits XGMII इंटरफेस

END

१६:१०

'hFD

१६:१०

RSVD

१६:१०

RSVD

डेटा

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

१६:१०

RSVD

१६:१०

RSVD

नियंत्रण 7:0

ALIGN CW हे START/END किंवा END/START CW सह जोडलेले CW आहे. तुम्ही tx_link_reinit सिग्नलचा दावा करून, अलाइनमेंट पीरियड काउंटर सेट करून किंवा रीसेट सुरू करून ALIGN पेअर केलेले CW घालू शकता. जेव्हा ALIGN पेअर केलेले CW घातले जाते, तेव्हा सर्व लेनवर डेटा संरेखन तपासण्यासाठी रिसीव्हर अलाइनमेंट ब्लॉक सुरू करण्यासाठी अलाइन फील्ड 1 वर सेट केले जाते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 26

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

तक्ता 15.

CW फील्ड मूल्ये संरेखित करा
फील्ड संरेखित करा
eop sop usr seop

मूल्य 1 0 0 0 0

४.१.२.४. रिक्त-सायकल CW

आकृती 14. रिक्त-चक्र CW स्वरूप

END/START सह EMPTY_CYC जोडा

64+8bits XGMII इंटरफेस

END

१६:१०

'hFD

१६:१०

RSVD

१६:१०

RSVD

डेटा

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

१६:१०

RSVD

१६:१०

RSVD

नियंत्रण 7:0

64+8bits XGMII इंटरफेस

सुरू करा

१६:१०

RSVD

१६:१०

RSVD

१६:१०

RSVD

डेटा

39:32 31:24

RSVD RSVD

१६:१०

sop=0 usr=0 align=0 seop=0

१६:१०

RSVD

१६:१०

'hFB

नियंत्रण 7:0

तक्ता 16.

जेव्हा तुम्ही बर्स्ट दरम्यान दोन घड्याळ चक्रांसाठी tx_avs_valid डीझर्ट करता, तेव्हा MAC END/START CWs सह जोडलेले EMPTY_CYC CW घालते. क्षणार्धात ट्रान्समिशनसाठी कोणताही डेटा उपलब्ध नसताना तुम्ही हे CW वापरू शकता.

जेव्हा तुम्ही एका चक्रासाठी tx_avs_valid डीझर्ट करता, तेव्हा END/START CWs ची जोडी तयार करण्यासाठी IP डीझर्ट tx_avs_valid tx_avs_valid कालावधीच्या दुप्पट कालावधीसाठी deasserts.

EMPTY_CYC CW फील्ड मूल्ये
फील्ड संरेखित करा
eop

मूल्य 0 0

चालू ठेवले…

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 27

4. कार्यात्मक वर्णन 683074 | 2022.04.28

फील्ड sop usr seop

मूल्य 0 0 0

४.१.२.५. निष्क्रिय CW

आकृती 15. निष्क्रिय CW स्वरूप

IDLE CW

१६:१०

'h07

१६:१०

'h07

१६:१०

'h07

डेटा

39:32 31:24

'h07' h07

१६:१०

'h07

१६:१०

'h07

१६:१०

'h07

नियंत्रण 7:0

कोणतेही प्रसारण नसताना MAC IDLE CW घालते. या कालावधीत, tx_avs_valid सिग्नल कमी असतो.
बर्स्ट ट्रान्सफर पूर्ण झाल्यावर किंवा ट्रान्समिशन निष्क्रिय स्थितीत असताना तुम्ही IDLE CW वापरू शकता.

४.१.२.६. डेटा शब्द

डेटा शब्द हा पॅकेटचा पेलोड आहे. डेटा वर्ड फॉरमॅटमध्ये XGMII कंट्रोल बिट्स 0 वर सेट आहेत.

आकृती 16. डेटा वर्ड फॉरमॅट

64+8 बिट XGMII इंटरफेस

डेटा शब्द

१६:१०

वापरकर्ता डेटा 7

१६:१०

वापरकर्ता डेटा 6

१६:१०

वापरकर्ता डेटा 5

डेटा

39:32 31:24

वापरकर्ता डेटा 4 वापरकर्ता डेटा 3

१६:१०

वापरकर्ता डेटा 2

१६:१०

वापरकर्ता डेटा 1

१६:१०

वापरकर्ता डेटा 0

नियंत्रण 7:0

४.१.३. TX CRC
तुम्ही आयपी पॅरामीटर एडिटरमधील सीआरसी पॅरामीटर सक्षम करा वापरून TX CRC ब्लॉक सक्षम करू शकता. हे वैशिष्ट्य मूलभूत आणि पूर्ण दोन्ही मोडमध्ये समर्थित आहे.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 28

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

MAC tx_avs_endofpacket सिग्नलवर जोर देऊन END CW मध्ये CRC मूल्य जोडते. बेसिक मोडमध्ये, फक्त END CW सह जोडलेल्या ALIGN CW मध्ये वैध CRC फील्ड आहे.
TX CRC ब्लॉक इंटरफेस TX कंट्रोल वर्ड इन्सर्शन आणि TX MII एन्कोड ब्लॉकसह आहे. TX CRC ब्लॉक START CW पासून END CW पर्यंत 64-बिट मूल्य प्रति-सायकल डेटासाठी CRC मूल्याची गणना करते.
CRC त्रुटी निर्माण करण्यासाठी तुम्ही विशिष्ट लेनमध्ये जाणूनबुजून डेटा दूषित करण्यासाठी crc_error_inject सिग्नलचा दावा करू शकता.

४.१.४. TX MII एन्कोडर

TX MII एन्कोडर MAC पासून TX PCS पर्यंत पॅकेट ट्रान्समिशन हाताळतो.

खालील आकृती PAM8 मॉड्युलेशन मोडमध्ये 4-बिट MII बसवरील डेटा नमुना दर्शवते. START आणि END CW प्रत्येक दोन MII लेनमध्ये एकदा दिसतात.

आकृती 17. PAM4 मॉड्युलेशन मोड MII डेटा पॅटर्न

सायकल १

SOP_CW

DATA_1

DATA_9 DATA_17

निष्क्रिय

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

निष्क्रिय

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

खालील आकृती NRZ मॉड्युलेशन मोडमध्ये 8-बिट MII बसवरील डेटा नमुना दर्शवते. START आणि END CW प्रत्येक MII लेनमध्ये दिसतात.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 29

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 18. NRZ मॉड्युलेशन मोड MII डेटा पॅटर्न

सायकल १

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

सायकल ४ DATA_4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

४.१.५. TX PCS आणि PMA
F-Tile Serial Lite IV Intel FPGA IP F-टाइल ट्रान्सीव्हर इथरनेट PCS मोडवर कॉन्फिगर करते.

४.२. RX डेटापथ
RX डेटापाथमध्ये खालील घटक असतात: · PMA ब्लॉक · PCS ब्लॉक · MII डिकोडर · CRC · डेस्क्यू ब्लॉक · कंट्रोल वर्ड रिमूव्हल ब्लॉक

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 30

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28
आकृती 19. RX डेटापथ

Avalon स्ट्रीमिंग इंटरफेस वापरकर्ता तर्कशास्त्र
RX MAC
शब्द काढणे नियंत्रित करा
डेस्क्यू

CRC

MII डिकोडर

MII इंटरफेस कस्टम PCS
पीसीएस आणि पीएमए

इतर FPGA डिव्हाइसवरून RX सिरीयल इंटरफेस
४.२.१. RX PCS आणि PMA
F-Tile Serial Lite IV Intel FPGA IP F-टाइल ट्रान्सीव्हर इथरनेट PCS मोडवर कॉन्फिगर करते.
४.२.२. RX MII डिकोडर
येणार्‍या डेटामध्ये नियंत्रण शब्द आणि संरेखन मार्कर असल्यास हा ब्लॉक ओळखतो. RX MII डिकोडर 1-बिट वैध, 1-बिट मार्कर इंडिकेटर, 1बिट कंट्रोल इंडिकेटर आणि 64-बिट डेटा प्रति लेनच्या स्वरूपात डेटा आउटपुट करतो.
४.२.३. RX CRC
तुम्ही आयपी पॅरामीटर एडिटरमधील सीआरसी पॅरामीटर सक्षम करा वापरून TX CRC ब्लॉक सक्षम करू शकता. हे वैशिष्ट्य मूलभूत आणि पूर्ण दोन्ही मोडमध्ये समर्थित आहे. RX CRC ब्लॉक इंटरफेस RX कंट्रोल वर्ड रिमूव्हल आणि RX MII डिकोडर ब्लॉक्ससह आहे. जेव्हा सीआरसी त्रुटी येते तेव्हा IP rx_crc_error सिग्नलचा दावा करतो.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 31

4. कार्यात्मक वर्णन 683074 | 2022.04.28
IP प्रत्येक नवीन बर्स्टवर rx_crc_error काढून टाकतो. हे युजर लॉजिक एरर हाताळणीसाठी वापरकर्ता लॉजिकचे आउटपुट आहे.
४.२.४. आरएक्स डेस्क्यू
RX डेस्क्यू ब्लॉक प्रत्येक लेनसाठी अलाइनमेंट मार्कर शोधतो आणि RX CW काढण्याच्या ब्लॉकला पाठवण्यापूर्वी डेटा पुन्हा संरेखित करतो.
तुम्ही IP पॅरामीटर एडिटरमध्ये ऑटो अलाइनमेंट पॅरामीटर सक्षम करा सेट करून संरेखन त्रुटी उद्भवल्यास प्रत्येक लेनसाठी डेटा स्वयंचलितपणे संरेखित करण्यासाठी IP कोरला परवानगी देणे निवडू शकता. तुम्ही स्वयंचलित संरेखन वैशिष्ट्य अक्षम केल्यास, संरेखन त्रुटी सूचित करण्यासाठी IP कोर rx_error सिग्नलला ठासून देतो. लेन अलाइनमेंट एरर आल्यावर लेन अलाइनमेंट प्रक्रिया सुरू करण्यासाठी तुम्ही rx_link_reinit असा दावा केला पाहिजे.
RX डेस्क्यू स्टेट मशीनवर आधारित अलाइनमेंट मार्कर शोधते. खालील आकृती RX डेस्क्यू ब्लॉकमधील राज्ये दर्शवते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 32

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 20.

ऑटो अलाइनमेंट सक्षम फ्लो चार्टसह RX Deskew लेन अलाइनमेंट स्टेट मशीन
सुरू करा

निष्क्रिय

रीसेट = 1 होय नाही

सर्व PCS

नाही

मार्ग तयार आहेत?

होय

थांबा

सर्व सिंक मार्कर क्र
आढळले?
होय
संरेखित

नाही
होय कालबाह्य?

होय
संरेखन गमावले?
शेवट नाही

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 33

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 21.

ऑटो अलाइनमेंट अक्षम फ्लो चार्टसह RX डेस्क्यू लेन अलाइनमेंट स्टेट मशीन
सुरू करा

निष्क्रिय

रीसेट = 1 होय नाही

सर्व PCS

नाही

मार्ग तयार आहेत?

होय

होय
rx_link_reinit =1
कोणतीही त्रुटी नाही

नाही होय कालबाह्य?

थांबा
सर्व सिंक मार्कर नाहीत
आढळले?
होय संरेखित करा

होय
संरेखन गमावले?
नाही
शेवट
1. संरेखन प्रक्रिया IDLE स्थितीसह सुरू होते. जेव्हा सर्व PCS लेन तयार होतात आणि rx_link_reinit बंद केले जाते तेव्हा ब्लॉक WAIT स्थितीत हलविला जातो.
2. WAIT स्थितीत, ब्लॉक तपासतो सर्व शोधलेले मार्कर एकाच चक्रात ठामपणे मांडले जातात. जर ही स्थिती सत्य असेल, तर ब्लॉक संरेखित स्थितीकडे जाईल.
3. जेव्हा ब्लॉक संरेखित स्थितीत असतो, तेव्हा ते सूचित करते की लेन संरेखित आहेत. या अवस्थेत, ब्लॉक लेन अलाइनमेंटचे निरीक्षण करणे आणि सर्व मार्कर एकाच चक्रात उपस्थित आहेत का ते तपासणे सुरू ठेवतो. समान चक्रात किमान एक मार्कर उपस्थित नसल्यास आणि सक्षम ऑटो अलाइनमेंट पॅरामीटर सेट केले असल्यास, ब्लॉकला जातो

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 34

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

संरेखन प्रक्रिया पुन्हा सुरू करण्यासाठी IDLE स्थिती. जर ऑटो अलाइनमेंट सक्षम करा सेट केले नसेल आणि त्याच सायकलमध्ये किमान एक मार्कर नसेल, तर ब्लॉक ERROR स्थितीत जाईल आणि लेन संरेखन प्रक्रिया सुरू करण्यासाठी rx_link_reinit सिग्नल लागू करण्यासाठी वापरकर्त्याच्या तर्काची प्रतीक्षा करेल.

आकृती 22. ऑटो अलाइनमेंट सक्षम rx_core_clk सह लेन रीअलाइनमेंट

rx_link_up

rx_link_reinit

आणि_सर्व_मार्कर

Deskew राज्य

ALGNED

निष्क्रिय

थांबा

ALGNED

AUTO_ALIGN = 1

आकृती 23. ऑटो अलाइनमेंट अक्षम rx_core_clk सक्षम सह लेन रीअलाइनमेंट

rx_link_up

rx_link_reinit

आणि_सर्व_मार्कर

Deskew राज्य

ALGNED

एरर

निष्क्रिय

थांबा

ALGNED

AUTO_ALIGN = 0
४.२.५. RX CW काढणे
हा ब्लॉक CWs डीकोड करतो आणि CWs काढून टाकल्यानंतर Avalon स्ट्रीमिंग इंटरफेस वापरून वापरकर्त्याच्या लॉजिकला डेटा पाठवतो.
जेव्हा कोणताही वैध डेटा उपलब्ध नसतो, तेव्हा RX CW रिमूव्हल ब्लॉक rx_avs_valid सिग्नल नष्ट करतो.
पूर्ण मोडमध्ये, जर वापरकर्ता बिट सेट केला असेल, तर हा ब्लॉक rx_is_usr_cmd सिग्नलचा दावा करतो आणि पहिल्या घड्याळ चक्रातील डेटा वापरकर्ता-परिभाषित माहिती किंवा आदेश म्हणून वापरला जातो.
जेव्हा rx_avs_ready deasserts आणि rx_avs_valid asserts, RX CW रिमूव्हल ब्लॉक वापरकर्त्याच्या तर्कासाठी त्रुटी स्थिती निर्माण करतो.
या ब्लॉकशी संबंधित Avalon स्ट्रीमिंग सिग्नल खालीलप्रमाणे आहेत: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 35

4. कार्यात्मक वर्णन 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (फक्त पूर्ण मोडमध्ये उपलब्ध)
४.३. एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी क्लॉक आर्किटेक्चर
F-Tile Serial Lite IV Intel FPGA IP मध्ये चार घड्याळ इनपुट आहेत जे वेगवेगळ्या ब्लॉक्ससाठी घड्याळे निर्माण करतात: · ट्रान्सीव्हर संदर्भ घड्याळ (xcvr_ref_clk)-बाह्य घड्याळातून इनपुट घड्याळ
चिप्स किंवा ऑसिलेटर जे TX MAC, RX MAC, आणि TX आणि RX कस्टम PCS ब्लॉक्ससाठी घड्याळे निर्माण करतात. समर्थित वारंवारता श्रेणीसाठी पॅरामीटर्सचा संदर्भ घ्या. · TX कोर घड्याळ (tx_core_clk)- हे घड्याळ ट्रान्सीव्हर पासून घेतलेले आहे PLL TX MAC साठी वापरले जाते. हे घड्याळ TX वापरकर्ता तर्काशी जोडण्यासाठी F-tile transceiver चे आउटपुट घड्याळ देखील आहे. · RX कोर घड्याळ (rx_core_clk)-हे घड्याळ ट्रान्सीव्हर PLL वरून घेतलेले आहे RX डेस्क्यू FIFO आणि RX MAC साठी वापरले जाते. हे घड्याळ RX वापरकर्ता तर्काशी जोडण्यासाठी F- टाइल ट्रान्सीव्हरचे आउटपुट घड्याळ देखील आहे. · ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेससाठी घड्याळ (reconfig_clk)-बाह्य घड्याळ सर्किट्स किंवा ऑसिलेटरमधून इनपुट घड्याळ जे TX आणि RX डेटापथ दोन्हीमध्ये F-टाइल ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेससाठी घड्याळे निर्माण करते. घड्याळ वारंवारता 100 ते 162 मेगाहर्ट्झ आहे.
खालील ब्लॉक आकृती F-Tile Serial Lite IV Intel FPGA IP घड्याळ डोमेन आणि IP मधील कनेक्शन दर्शवते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 36

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 24.

एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी क्लॉक आर्किटेक्चर

ऑसिलेटर

FPGA1
एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेस क्लॉक
(reconfig_clk)

tx_core_clkout (वापरकर्ता तर्काशी कनेक्ट करा)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेस घड्याळ

(reconfig_clk)

ऑसिलेटर

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (वापरकर्ता तर्काशी कनेक्ट करा)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon स्ट्रीमिंग इंटरफेस TX डेटा
TX MAC

serial_link[n-1:0]

डेस्क्यू

फिफो

Avalon स्ट्रीमिंग इंटरफेस RX डेटा RX MAC

Avalon स्ट्रीमिंग इंटरफेस RX डेटा
RX MAC

Deskew FIFO

rx_core_clkout (वापरकर्ता तर्काशी कनेक्ट करा)

rx_core_clk= clk_pll_div64[mid_ch]

सानुकूल पीसीएस

serial_link[n-1:0]

TX MAC

Avalon स्ट्रीमिंग इंटरफेस TX डेटा

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (वापरकर्ता तर्काशी कनेक्ट करा)

ट्रान्सीव्हर रेफ क्लॉक (xcvr_ref_clk)
ट्रान्सीव्हर रेफ क्लॉक (xcvr_ref_clk)

ऑसिलेटर*

दंतकथा

FPGA डिव्हाइस
TX कोर घड्याळ डोमेन
RX कोर घड्याळ डोमेन
ट्रान्सीव्हर संदर्भ घड्याळ डोमेन बाह्य डिव्हाइस डेटा सिग्नल

४.४. रीसेट आणि लिंक इनिशियलायझेशन
MAC, F-tile हार्ड IP, आणि रीकॉन्फिगरेशन ब्लॉक्समध्ये भिन्न रीसेट सिग्नल आहेत: · TX आणि RX MAC ब्लॉक्स tx_core_rst_n आणि rx_core_rst_n रीसेट सिग्नल वापरतात. · tx_pcs_fec_phy_reset_n आणि rx_pcs_fec_phy_reset_n सिग्नल ड्राइव्ह रीसेट करा
एफ-टाइल हार्ड आयपी रीसेट करण्यासाठी सॉफ्ट रीसेट कंट्रोलर. · रीकॉन्फिगरेशन ब्लॉक reconfig_reset रीसेट सिग्नल वापरतो.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 37

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 25. आर्किटेक्चर रीसेट करा
Avalon स्ट्रीमिंग इंटरफेस TX डेटा
MAC
Avalon स्ट्रीमिंग SYNC इंटरफेस RX डेटा

FPGA F-टाइल सिरीयल लाइट IV इंटेल FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

एफ-टाइल हार्ड आयपी

TX सिरीयल डेटा RX सिरीयल डेटा

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

लॉजिक रीसेट करा
संबंधित माहिती · पृष्ठ ५१ वर मार्गदर्शक तत्त्वे रीसेट करा · F-Tile Serial Lite IV Intel FPGA IP Design Exampवापरकर्ता मार्गदर्शक
४.४.१. TX रीसेट आणि आरंभ क्रम
F-Tile Serial Lite IV Intel FPGA IP साठी TX रीसेट क्रम खालीलप्रमाणे आहे: 1. assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, आणि reconfig_reset
एकाच वेळी F- टाइल हार्ड IP, MAC, आणि रीकॉन्फिगरेशन ब्लॉक्स रीसेट करण्यासाठी. tx_pcs_fec_phy_reset_n सोडा आणि tx_reset_ack ची प्रतीक्षा केल्यानंतर पुन्हा कॉन्फिगरेशन रीसेट करा ब्लॉक्स योग्यरित्या रीसेट केले आहेत याची खात्री करा. 2. TX PHY ट्रान्समिशनसाठी तयार आहे हे सूचित करण्यासाठी, tx_pcs_fec_phy_reset_n रीसेट केल्यावर IP phy_tx_lanes_stable, tx_pll_locked, आणि phy_ehip_ready सिग्नल्सची खात्री देतो. 3. phy_ehip_ready सिग्नल उच्च झाल्यानंतर tx_core_rst_n सिग्नल डीझर्ट होतो. 4. MAC रीसेट झाल्यानंतर IP MII इंटरफेसवर IDLE वर्ण प्रसारित करण्यास सुरवात करतो. TX लेन अलाइनमेंट आणि स्क्युइंगसाठी कोणतीही आवश्यकता नाही कारण सर्व लेन समान घड्याळ वापरतात. 5. IDLE कॅरेक्टर्स ट्रान्समिट करताना, MAC tx_link_up सिग्नलचा दावा करतो. 6. MAC नंतर कनेक्ट केलेल्या रिसीव्हरची लेन संरेखन प्रक्रिया सुरू करण्यासाठी एका निश्चित अंतराने START/END किंवा END/START CW सह जोडलेले ALIGN प्रसारित करण्यास प्रारंभ करते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 38

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 26.

TX रीसेट आणि प्रारंभ वेळ आकृती
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _लॉक केलेले

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

४.४.२. RX रीसेट आणि आरंभिकरण क्रम
F-Tile Serial Lite IV Intel FPGA IP साठी RX रीसेट क्रम खालीलप्रमाणे आहे:
1. एफ-टाइल हार्ड IP, MAC, आणि रीकॉन्फिगरेशन ब्लॉक्स रीसेट करण्यासाठी एकाच वेळी rx_pcs_fec_phy_reset_n, rx_core_rst_n, आणि reconfig_reset करा. rx_pcs_fec_phy_reset_n सोडा आणि rx_reset_ack ची प्रतीक्षा केल्यानंतर पुन्हा कॉन्फिगरेशन रीसेट करा ब्लॉक्स योग्यरित्या रीसेट केले आहेत याची खात्री करा.
2. RX PHY प्रसारणासाठी तयार आहे हे सूचित करण्यासाठी, कस्टम PCS रीसेट रिलीझ झाल्यानंतर IP नंतर phy_rx_pcs_ready सिग्नलचा दावा करतो.
3. phy_rx_pcs_ready सिग्नल उच्च झाल्यानंतर rx_core_rst_n सिग्नल डीझर्ट होतो.
4. RX MAC रीसेट रिलीज झाल्यानंतर आणि START/END किंवा END/START CW सह जोडलेले ALIGN प्राप्त झाल्यावर IP लेन संरेखन प्रक्रिया सुरू करतो.
5. सर्व लेनसाठी संरेखन पूर्ण झाल्यावर RX डेस्क्यू ब्लॉक rx_link_up सिग्नलवर जोर देतो.
6. RX लिंक डेटा रिसेप्शन सुरू करण्यासाठी तयार आहे हे दर्शविण्यासाठी IP नंतर rx_link_up सिग्नल वापरकर्त्याच्या तर्काला जोडतो.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 39

4. कार्यात्मक वर्णन 683074 | 2022.04.28

आकृती 27. आरएक्स रीसेट आणि इनिशियलायझेशन टाइमिंग डायग्राम
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

१ ३०० ६९३ ६५७

4 5 5

०६ ४०

४.५. लिंक रेट आणि बँडविड्थ कार्यक्षमता गणना

F-Tile Serial Lite IV Intel FPGA IP बँडविड्थ कार्यक्षमता गणना खालीलप्रमाणे आहे:

बँडविड्थ कार्यक्षमता = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2r_l4)

तक्ता 17. बँडविड्थ कार्यक्षमता व्हेरिएबल्सचे वर्णन

चल

वर्णन

raw_rate burst_size

हा सीरियल इंटरफेसद्वारे प्राप्त केलेला बिट दर आहे. raw_rate = SERDES रुंदी * ट्रान्सीव्हर घड्याळ वारंवारता उदाample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
फट आकाराचे मूल्य. सरासरी बँडविड्थ कार्यक्षमतेची गणना करण्यासाठी, सामान्य बर्स्ट आकार मूल्य वापरा. कमाल दरासाठी, कमाल फट आकार मूल्य वापरा.

burst_size_ovhd

बर्स्ट आकार ओव्हरहेड मूल्य.
पूर्ण मोडमध्ये, burst_size_ovhd मूल्य START आणि END जोडलेल्या CW चा संदर्भ देत आहे.
बेसिक मोडमध्ये, burst_size_ovhd नाही कारण तेथे कोणतेही START आणि END जोडलेले CWs नाहीत.

align_marker_period

ज्या कालावधीत संरेखन मार्कर घातला जातो त्याचे मूल्य. संकलनासाठी 81920 घड्याळ चक्र आणि जलद सिम्युलेशनसाठी 1280 मूल्य आहे. हे मूल्य पीसीएस हार्ड लॉजिकमधून प्राप्त केले जाते.

align_marker_width srl4_align_period

घड्याळाच्या चक्रांची संख्या जिथे वैध संरेखन मार्कर सिग्नल जास्त धरला जातो.
दोन संरेखन मार्करमधील घड्याळाच्या चक्रांची संख्या. तुम्ही आयपी पॅरामीटर एडिटरमधील अलाइनमेंट पीरियड पॅरामीटर वापरून हे मूल्य सेट करू शकता.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 40

अभिप्राय पाठवा

4. कार्यात्मक वर्णन 683074 | 2022.04.28
लिंक रेटची गणना खालीलप्रमाणे आहे: प्रभावी दर = बँडविड्थ कार्यक्षमता * raw_rate आपण खालील समीकरणासह जास्तीत जास्त वापरकर्ता घड्याळ वारंवारता मिळवू शकता. कमाल वापरकर्ता घड्याळ वारंवारता गणना सतत डेटा प्रवाह गृहीत धरते आणि वापरकर्त्याच्या तर्कानुसार कोणतेही IDLE चक्र उद्भवत नाही. FIFO ओव्हरफ्लो टाळण्यासाठी वापरकर्ता लॉजिक FIFO डिझाइन करताना हा दर महत्त्वाचा आहे. कमाल वापरकर्ता घड्याळ वारंवारता = प्रभावी दर / 64

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 41

683074 | 2022.04.28 फीडबॅक पाठवा

5. पॅरामीटर्स

तक्ता 18. F-Tile Serial Lite IV इंटेल FPGA IP पॅरामीटर वर्णन

पॅरामीटर

मूल्य

डीफॉल्ट

वर्णन

सामान्य डिझाइन पर्याय

पीएमए मॉड्यूलेशन प्रकार

· PAM4 · NRZ

PAM4

PCS मॉड्यूलेशन मोड निवडा.

पीएमए प्रकार

· FHT · FGT

FGT

ट्रान्सीव्हर प्रकार निवडतो.

पीएमए डेटा दर

· PAM4 मोडसाठी:
— FGT ट्रान्सीव्हर प्रकार: 20 Gbps 58 Gbps
— FHT ट्रान्सीव्हर प्रकार: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ मोडसाठी:
— FGT ट्रान्सीव्हर प्रकार: 10 Gbps 28.05 Gbps
— FHT ट्रान्सीव्हर प्रकार: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ट्रान्समिशन आणि इतर ओव्हरहेड्स समाविष्ट करून ट्रान्सीव्हरच्या आउटपुटवर प्रभावी डेटा दर निर्दिष्ट करते. मूल्याची गणना IP द्वारे Gbps युनिटमध्ये 1 दशांश स्थानापर्यंत पूर्ण करून केली जाते.

पीएमए मोड

· डुप्लेक्स · Tx · Rx

डुप्लेक्स

FHT ट्रान्सीव्हर प्रकारासाठी, समर्थित दिशा फक्त डुप्लेक्स आहे. FGT ट्रान्सीव्हर प्रकारासाठी, समर्थित दिशा डुप्लेक्स, टीएक्स आणि आरएक्स आहे.

PMA ची संख्या

· PAM4 मोडसाठी:

गल्ल्या

- 1 ते 12

· NRZ मोडसाठी:

- 1 ते 16

लेनची संख्या निवडा. सिम्प्लेक्स डिझाइनसाठी, लेनची समर्थित संख्या 1 आहे.

पीएलएल संदर्भ घड्याळ वारंवारता

· FHT ट्रान्सीव्हर प्रकारासाठी: 156.25 MHz
· FGT ट्रान्सीव्हर प्रकारासाठी: 27.5 MHz 379.84375 MHz, निवडलेल्या ट्रान्सीव्हर डेटा दरावर अवलंबून.

· FHT ट्रान्सीव्हर प्रकारासाठी: 156.25 MHz
· FGT ट्रान्सीव्हर प्रकारासाठी: 165 MHz

ट्रान्सीव्हरची संदर्भ घड्याळ वारंवारता निर्दिष्ट करते.

सिस्टम पीएलएल

—

संदर्भ घड्याळ

वारंवारता

170 MHz

फक्त FHT ट्रान्सीव्हर प्रकारासाठी उपलब्ध. सिस्टम पीएलएल संदर्भ घड्याळ निर्दिष्ट करते आणि सिस्टम पीएलएल घड्याळ तयार करण्यासाठी एफ-टाइल संदर्भ आणि सिस्टम पीएलएल क्लॉक्स इंटेल एफपीजीए आयपीचे इनपुट म्हणून वापरले जाईल.

सिस्टम पीएलएल वारंवारता
संरेखन कालावधी

— १२८ ६५५३६

RS-FEC सक्षम करा

सक्षम करा

876.5625 MHz 128 सक्षम करा

सिस्टम PLL घड्याळ वारंवारता निर्दिष्ट करते.
संरेखन मार्कर कालावधी निर्दिष्ट करते. मूल्य x2 असणे आवश्यक आहे. RS-FEC वैशिष्ट्य सक्षम करण्यासाठी चालू करा.
चालू ठेवले…

ISO 9001:2015 नोंदणीकृत

5. पॅरामीटर्स 683074 | 2022.04.28

पॅरामीटर

मूल्य

डीफॉल्ट

वर्णन

अक्षम करा

PAM4 PCS मॉड्युलेशन मोडसाठी, RS-FEC नेहमी सक्षम केलेले असते.

वापरकर्ता इंटरफेस

स्ट्रीमिंग मोड

· पूर्ण · मूलभूत

पूर्ण

आयपीसाठी डेटा स्ट्रीमिंग निवडा.

पूर्ण: हा मोड स्टार्ट-ऑफ-पॅकेट आणि पॅकेटचा शेवट सायकल फ्रेममध्ये पाठवतो.

बेसिक: हा एक शुद्ध स्ट्रीमिंग मोड आहे जिथे बँडविड्थ वाढवण्यासाठी स्टार्ट-ऑफ-पॅकेट, रिकामे आणि पॅकेटच्या शेवटी डेटा पाठवला जातो.

CRC सक्षम करा

अक्षम करा सक्षम करा

अक्षम करा

CRC त्रुटी शोधणे आणि सुधारणे सक्षम करण्यासाठी चालू करा.

स्वयं संरेखन सक्षम करा

अक्षम करा सक्षम करा

अक्षम करा

स्वयंचलित लेन संरेखन वैशिष्ट्य सक्षम करण्यासाठी चालू करा.

डीबग एंडपॉइंट सक्षम करा

अक्षम करा सक्षम करा

अक्षम करा

चालू असताना, F-Tile Serial Lite IV Intel FPGA IP मध्‍ये एम्बेडेड डीबग एंडपॉईंटचा समावेश असतो जो एव्हलॉन मेमरी-मॅप्ड इंटरफेसला अंतर्गतपणे जोडतो. IP J द्वारे विशिष्ट चाचण्या आणि डीबग कार्ये करू शकतोTAG सिस्टम कन्सोल वापरून. डीफॉल्ट मूल्य बंद आहे.

सिम्प्लेक्स विलीनीकरण (हे पॅरामीटर सेटिंग जेव्हा तुम्ही FGT ड्युअल सिम्प्लेक्स डिझाइन निवडता तेव्हाच उपलब्ध असते.)

त्याच FGT चॅनलवर ठेवलेल्या इतर सिरीयल लाइट IV सिम्प्लेक्स IP वर RSFEC सक्षम केले

अक्षम करा सक्षम करा

अक्षम करा

NRZ ट्रान्सीव्हर मोडसाठी ड्युअल सिम्प्लेक्स डिझाइनमध्ये F-Tile Serial Lite IV Intel FPGA IP साठी RS-FEC सक्षम आणि अक्षम केलेले कॉन्फिगरेशनचे मिश्रण आवश्यक असल्यास हा पर्याय चालू करा, जेथे TX आणि RX दोन्ही एकाच FGT वर ठेवलेले आहेत. चॅनेल

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 43

683074 | 2022.04.28 फीडबॅक पाठवा

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल

६.१. घड्याळ सिग्नल

तक्ता 19. घड्याळ सिग्नल

नाव

रुंदीची दिशा

वर्णन

tx_core_clkout

TX कस्टम PCS इंटरफेस, TX MAC आणि वापरकर्ता लॉजिक्ससाठी आउटपुट TX कोर घड्याळ

TX डेटापाथ.

हे घड्याळ कस्टम PCS ब्लॉकमधून तयार केले आहे.

rx_core_clkout

RX कस्टम PCS इंटरफेस, RX डेस्क्यू FIFO, RX MAC साठी आउटपुट RX कोर घड्याळ

आणि RX डेटापाथ मध्ये वापरकर्ता तर्कशास्त्र.

हे घड्याळ कस्टम PCS ब्लॉकमधून तयार केले आहे.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

इनपुट ट्रान्सीव्हर संदर्भ घड्याळ.

ट्रान्सीव्हर प्रकार FGT वर सेट केल्यावर, हे घड्याळ F-Tile संदर्भ आणि सिस्टम PLL घड्याळे Intel FPGA IP च्या आउटपुट सिग्नल (out_refclk_fgt_0) शी कनेक्ट करा. ट्रान्सीव्हर प्रकार FHT वर सेट केल्यावर, कनेक्ट करा

हे घड्याळ F-Tile संदर्भ आणि सिस्टम PLL घड्याळे Intel FPGA IP च्या आउटपुट सिग्नल (out_fht_cmmpll_clk_0) ला.

समर्थित वारंवारता श्रेणीसाठी पॅरामीटर्सचा संदर्भ घ्या.

ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेससाठी इनपुट इनपुट घड्याळ.

घड्याळ वारंवारता 100 ते 162 मेगाहर्ट्झ आहे.

हे इनपुट घड्याळ सिग्नल बाह्य घड्याळ सर्किट किंवा ऑसिलेटरशी कनेक्ट करा.

ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेससाठी इनपुट इनपुट घड्याळ.

घड्याळ वारंवारता 100 ते 162 मेगाहर्ट्झ आहे.

हे इनपुट घड्याळ सिग्नल बाह्य घड्याळ सर्किट किंवा ऑसिलेटरशी कनेक्ट करा.

out_systemll_clk_ १

इनपुट

सिस्टम पीएलएल घड्याळ.
हे घड्याळ F-Tile संदर्भ आणि सिस्टम PLL घड्याळे Intel FPGA IP च्या आउटपुट सिग्नल (out_systempll_clk_0) शी कनेक्ट करा.

पृष्ठ 42 वर संबंधित माहिती पॅरामीटर्स

६.२. सिग्नल रीसेट करा

तक्ता 20. सिग्नल रीसेट करा

नाव

रुंदीची दिशा

tx_core_rst_n

इनपुट

घड्याळ डोमेन असिंक्रोनस

rx_core_rst_n

इनपुट

असिंक्रोनस

tx_pcs_fec_phy_reset_n 1

इनपुट

असिंक्रोनस

वर्णन

सक्रिय-कमी रीसेट सिग्नल. F-Tile Serial Lite IV TX MAC रीसेट करते.

सक्रिय-कमी रीसेट सिग्नल. F-Tile Serial Lite IV RX MAC रीसेट करते.

सक्रिय-कमी रीसेट सिग्नल.

चालू ठेवले…

ISO 9001:2015 नोंदणीकृत

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

नाव

रुंदी दिशा घड्याळ डोमेन

वर्णन

F-Tile Serial Lite IV TX कस्टम PCS रीसेट करते.

rx_pcs_fec_phy_reset_n 1

इनपुट

असिंक्रोनस

सक्रिय-कमी रीसेट सिग्नल. F-Tile Serial Lite IV RX कस्टम PCS रीसेट करते.

reconfig_reset

इनपुट

reconfig_clk सक्रिय-उच्च रीसेट सिग्नल.

Avalon मेमरी-मॅप्ड इंटरफेस रीकॉन्फिगरेशन ब्लॉक रीसेट करते.

reconfig_sl_reset

इनपुट reconfig_sl_clk सक्रिय-उच्च रीसेट सिग्नल.

Avalon मेमरी-मॅप्ड इंटरफेस रीकॉन्फिगरेशन ब्लॉक रीसेट करते.

६.३. MAC सिग्नल

तक्ता 21.

TX MAC सिग्नल
या टेबलमध्ये, N हे IP पॅरामीटर एडिटरमध्ये सेट केलेल्या लेनची संख्या दर्शवते.

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

tx_avs_तयार

आउटपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, TX MAC डेटा स्वीकारण्यास तयार असल्याचे सूचित करते.

tx_avs_डेटा

· (64*N)*2 (PAM4 मोड)
· 64*N (NRZ मोड)

इनपुट

tx_core_clkout Avalon स्ट्रीमिंग सिग्नल. TX डेटा.

tx_avs_चॅनेल

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

सध्याच्या चक्रावर हस्तांतरित केल्या जाणार्‍या डेटासाठी चॅनल क्रमांक.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

tx_avs_valid

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, TX डेटा सिग्नल वैध असल्याचे सूचित करते.

tx_avs_startofpacket

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, TX डेटा पॅकेटची सुरुवात सूचित करते.

प्रत्येक पॅकेटसाठी फक्त एकच घड्याळ सायकलसाठी आग्रह धरा.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

tx_avs_endofpacket

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, TX डेटा पॅकेटचा शेवट दर्शवतो.

प्रत्येक पॅकेटसाठी फक्त एकच घड्याळ सायकलसाठी आग्रह धरा.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

tx_avs_empty

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

TX डेटाच्या अंतिम बर्स्टमध्ये गैर-वैध शब्दांची संख्या दर्शवते.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

tx_num_valid_bytes_eob

इनपुट

tx_core_clkout

अंतिम बर्स्टच्या शेवटच्या शब्दातील वैध बाइट्सची संख्या दर्शवते. हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.
चालू ठेवले…

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 45

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

नाव tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

रुंदी 1
०६ ४०
N 5

दिशा घड्याळ डोमेन

वर्णन

इनपुट

tx_core_clkout

ठामपणे सांगितल्यावर, हा सिग्नल वापरकर्ता परिभाषित माहिती चक्र सुरू करतो.
हा सिग्नल tx_startofpacket assertion प्रमाणेच घड्याळाच्या चक्रावर द्या.
हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

आऊटपुट tx_core_clkout ठासून केल्यावर, TX डेटा लिंक डेटा ट्रान्समिशनसाठी तयार असल्याचे सूचित करते.

आउटपुट

tx_core_clkout

ठामपणे सांगितल्यावर, हा सिग्नल लेन पुन्हा संरेखन सुरू करतो.
ALIGN CW पाठवण्‍यासाठी MAC ला ट्रिगर करण्‍यासाठी एका घड्याळाच्या चक्रासाठी हा सिग्नल दाबा.

इनपुट

tx_core_clkout खात्री केल्यावर, MAC निवडलेल्या लेनमध्ये CRC32 त्रुटी इंजेक्ट करते.

आउटपुट tx_core_clkout वापरले नाही.

खालील टाइमिंग आकृती माजी दर्शवतेamp10 TX सिरीयल लेनमध्ये वापरकर्ता लॉजिकमधून 10 शब्दांचे TX डेटा ट्रान्समिशन.

आकृती 28.

TX डेटा ट्रान्समिशन टाइमिंग डायग्राम
tx_core_clkout

tx_avs_valid

tx_avs_तयार

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_डेटा

0,1..,19 10,11…19 …… N-10..

०,…,९

… N-10..

लेन 0

…………

STRT 0 10

N-10 END STRT 0

लेन 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END निष्क्रिय निष्क्रिय

लेन 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

तक्ता 22.

RX MAC सिग्नल
या टेबलमध्ये, N हे IP पॅरामीटर एडिटरमध्ये सेट केलेल्या लेनची संख्या दर्शवते.

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

rx_avs_तयार

इनपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, वापरकर्ता लॉजिक डेटा स्वीकारण्यास तयार असल्याचे सूचित करते.

rx_avs_डेटा

(64*N)*2 (PAM4 मोड)
64*N (NRZ मोड)

आउटपुट

rx_core_clkout Avalon स्ट्रीमिंग सिग्नल. RX डेटा.

rx_avs_चॅनेल

आउटपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

डेटासाठी चॅनल क्रमांक

वर्तमान चक्रावर प्राप्त.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_avs_valid

आउटपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

चालू ठेवले…

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 46

अभिप्राय पाठवा

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

ठामपणे सांगितल्यावर, RX डेटा सिग्नल वैध असल्याचे सूचित करते.

rx_avs_startofpacket

आउटपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, RX डेटा पॅकेटची सुरुवात सूचित करते.

प्रत्येक पॅकेटसाठी फक्त एकच घड्याळ सायकलसाठी आग्रह धरा.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_avs_endofpacket

आउटपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

ठामपणे सांगितल्यावर, RX डेटा पॅकेटचा शेवट सूचित करतो.

प्रत्येक पॅकेटसाठी फक्त एकच घड्याळ सायकलसाठी आग्रह धरा.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_avs_rempty

आउटपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

RX डेटाच्या अंतिम स्फोटातील गैर-वैध शब्दांची संख्या दर्शवते.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_num_valid_bytes_eob

आउटपुट

rx_core_clkout अंतिम बर्स्टच्या शेवटच्या शब्दातील वैध बाइट्सची संख्या दर्शवते.
हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_is_usr_cmd

आउटपुट rx_core_clkout ठामपणे सांगितल्यावर, हा सिग्नल वापरकर्त्याला आरंभ करतो-

परिभाषित माहिती चक्र.

हा सिग्नल tx_startofpacket assertion प्रमाणेच घड्याळाच्या चक्रावर द्या.

हा सिग्नल बेसिक मोडमध्ये उपलब्ध नाही.

rx_link_up

आउटपुट rx_core_clkout ठामपणे सांगितल्यावर, RX डेटा लिंक सूचित करते

डेटा रिसेप्शनसाठी तयार आहे.

rx_link_reinit

इनपुट rx_core_clkout ठामपणे सांगितल्यावर, हा सिग्नल लेन सुरू करतो

पुन्हा संरेखन.

तुम्ही ऑटो अलाइनमेंट सक्षम केल्यास, लेन पुन्हा संरेखित करण्यासाठी MAC ला ट्रिगर करण्यासाठी एका घड्याळाच्या चक्रासाठी हा सिग्नल द्या. ऑटो अलाइनमेंट सक्षम करा सेट केले असल्यास, MAC लेन आपोआप पुन्हा संरेखित करते.

ऑटो अलाइनमेंट सक्षम केल्यावर या सिग्नलचा दावा करू नका.

rx_error

(N*2*2)+3 (PAM4 मोड)
(N*2)*3 (NRZ मोड)

आउटपुट

rx_core_clkout

जेव्हा ठामपणे सांगितले जाते, तेव्हा RX डेटापाथमध्ये त्रुटी परिस्थिती उद्भवते.
· [(N*2+2):N+3] = विशिष्ट लेनसाठी PCS त्रुटी दर्शवते.
· [N+2] = संरेखन त्रुटी दर्शवते. जर हे बिट ठाम असेल तर लेन संरेखन पुन्हा सुरू करा.
· [N+1]= वापरकर्ता लॉजिक तयार नसताना डेटा वापरकर्ता लॉजिककडे अग्रेषित केला जातो हे सूचित करते.
· [N] = संरेखनाचे नुकसान दर्शवते.
· [(N-1):0] = डेटामध्ये CRC त्रुटी असल्याचे सूचित करते.

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 47

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

६.४. ट्रान्सीव्हर रीकॉन्फिगरेशन सिग्नल

तक्ता 23.

PCS रीकॉन्फिगरेशन सिग्नल
या टेबलमध्ये, N हे IP पॅरामीटर एडिटरमध्ये सेट केलेल्या लेनची संख्या दर्शवते.

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

reconfig_sl_read

इनपुट reconfig_sl_ PCS रीकॉन्फिगरेशन रीड कमांड

clk

सिग्नल

reconfig_sl_write

इनपुट reconfig_sl_ PCS रीकॉन्फिगरेशन लिहा

clk

कमांड सिग्नल.

reconfig_sl_address

14 बिट + clogb2N

इनपुट

reconfig_sl_ clk

निवडलेल्या लेनमध्ये PCS पुनर्रचना Avalon मेमरी-मॅप केलेला इंटरफेस पत्ता निर्दिष्ट करते.
प्रत्येक लेनमध्ये 14 बिट्स असतात आणि वरचे बिट्स लेन ऑफसेटला संदर्भित करतात.
Example, 4-लेन NRZ/PAM4 डिझाइनसाठी, reconfig_sl_address[13:0] पत्त्याच्या मूल्याचा संदर्भ देत:
· reconfig_sl_address[15:1 4] 00 वर सेट करा = लेन 0 साठी पत्ता.
· reconfig_sl_address[15:1 4] 01 वर सेट करा = लेन 1 साठी पत्ता.
· reconfig_sl_address[15:1 4] 10 वर सेट करा = लेन 2 साठी पत्ता.
· reconfig_sl_address[15:1 4] 11 वर सेट करा = लेन 3 साठी पत्ता.

reconfig_sl_readdata

आउटपुट reconfig_sl_ PCS रीकॉन्फिगरेशन डेटा निर्दिष्ट करते

clk

a मध्ये तयार चक्राद्वारे वाचणे

निवडलेली लेन.

reconfig_sl_waitrequest

आउटपुट reconfig_sl_ PCS रीकॉन्फिगरेशनचे प्रतिनिधित्व करते

clk

एव्हलॉन मेमरी-मॅप केलेला इंटरफेस

निवडलेल्या लेनमध्ये स्टॉलिंग सिग्नल.

reconfig_sl_writedata

इनपुट reconfig_sl_ PCS रीकॉन्फिगरेशन डेटा निर्दिष्ट करते

clk

a मध्ये लेखन चक्रावर लिहिणे

निवडलेली लेन.

reconfig_sl_readdata_vali

आउटपुट

reconfig_sl_ PCS रीकॉन्फिगरेशन निर्दिष्ट करते

clk

प्राप्त डेटा निवडलेल्या मध्ये वैध आहे

लेन

तक्ता 24.

एफ-टाइल हार्ड आयपी रीकॉन्फिगरेशन सिग्नल
या टेबलमध्ये, N हे IP पॅरामीटर एडिटरमध्ये सेट केलेल्या लेनची संख्या दर्शवते.

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

reconfig_read

इनपुट reconfig_clk PMA रीकॉन्फिगरेशन वाचले

कमांड सिग्नल.

reconfig_write

इनपुट reconfig_clk PMA पुनर्रचना लिहा

कमांड सिग्नल.

reconfig_address

18 बिट + clog2bN

इनपुट

reconfig_clk

निवडलेल्या लेनमध्ये PMA Avalon मेमरीमॅप केलेला इंटरफेस पत्ता निर्दिष्ट करते.
चालू ठेवले…

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 48

अभिप्राय पाठवा

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

नाव
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

रुंदी
१ ३०० ६९३ ६५७

दिशा घड्याळ डोमेन

वर्णन

दोन्ही PAM4 जाहिरात NRZ मोडमध्ये, प्रत्येक लेनमध्ये 18 बिट्स असतात आणि उर्वरित वरच्या बिट्स लेन ऑफसेटला संदर्भित करतात.
Example, 4-लेन डिझाइनसाठी:
· reconfig_address[19:18] 00 वर सेट करा = लेन 0 साठी पत्ता.
· reconfig_address[19:18] 01 वर सेट करा = लेन 1 साठी पत्ता.
· reconfig_address[19:18] 10 वर सेट करा = लेन 2 साठी पत्ता.
· reconfig_address[19:18] 11 वर सेट करा = लेन 3 साठी पत्ता.

आउटपुट

reconfig_clk निवडलेल्या लेनमध्ये तयार सायकलद्वारे वाचण्यासाठी पीएमए डेटा निर्दिष्ट करते.

आउटपुट

reconfig_clk निवडलेल्या लेनमध्ये PMA Avalon मेमरीमॅप्ड इंटरफेस स्टॉलिंग सिग्नलचे प्रतिनिधित्व करते.

इनपुट

reconfig_clk निवडलेल्या लेनमध्ये लेखन चक्रावर लिहिण्यासाठी पीएमए डेटा निर्दिष्ट करते.

आउटपुट

reconfig_clk PMA रीकॉन्फिगरेशन निर्दिष्ट करते प्राप्त डेटा निवडलेल्या लेनमध्ये वैध आहे.

६.५. पीएमए सिग्नल

तक्ता 25.

पीएमए सिग्नल
या टेबलमध्ये, N हे IP पॅरामीटर एडिटरमध्ये सेट केलेल्या लेनची संख्या दर्शवते.

नाव

रुंदी

दिशा घड्याळ डोमेन

वर्णन

phy_tx_lanes_stable

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस जेव्हा ठामपणे सांगितले जाते तेव्हा, TX डेटापाथ डेटा पाठविण्यासाठी तयार असल्याचे सूचित करते.

tx_pll_locked

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस जेव्हा ठामपणे सांगितले जाते, तेव्हा सूचित करते की TX PLL ने लॉक स्थिती प्राप्त केली आहे.

phy_ehip_ready

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस

ठामपणे सांगितल्यावर, सानुकूल PCS ने अंतर्गत आरंभिकरण पूर्ण केले आहे आणि प्रसारणासाठी तयार असल्याचे सूचित करते.
हा सिग्नल tx_pcs_fec_phy_reset_n आणि tx_pcs_fec_phy_reset_nare deassert केल्यानंतर दावा करतो.

tx_serial_data

आउटपुट TX सिरीयल घड्याळ TX सिरीयल पिन.

rx_serial_data

इनपुट RX सिरीयल घड्याळ RX सिरीयल पिन.

phy_rx_block_lock

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस जेव्हा ठामपणे सांगितले जाते तेव्हा, लेनसाठी 66b ब्लॉक संरेखन पूर्ण झाल्याचे सूचित करते.

rx_cdr_lock

N*2 (PAM4 मोड)

आउटपुट

असिंक्रोनस

‍निश्चित केल्यावर, पुनर्प्राप्त केलेली घड्याळे डेटासाठी लॉक केलेली असल्याचे सूचित करते.
चालू ठेवले…

अभिप्राय पाठवा

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 49

6. F-Tile Serial Lite IV Intel FPGA IP इंटरफेस सिग्नल्स 683074 | 2022.04.28

phy_rx_pcs_ready phy_rx_hi_ber नाव द्या

रुंदी

दिशा घड्याळ डोमेन

वर्णन

N (NRZ मोड)

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस

ठामपणे सांगितल्यावर, संबंधित इथरनेट चॅनेलच्या RX लेन पूर्णपणे संरेखित आणि डेटा प्राप्त करण्यासाठी तयार असल्याचे सूचित करते.

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

असिंक्रोनस

ठामपणे सांगितल्यावर, संबंधित इथरनेट चॅनेलचे RX PCS HI BER स्थितीत असल्याचे सूचित करते.

F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक 50

अभिप्राय पाठवा

683074 | 2022.04.28 फीडबॅक पाठवा

7. F-Tile Serial Lite IV Intel FPGA IP सह डिझाइनिंग

७.१. मार्गदर्शक तत्त्वे रीसेट करा
तुमचा सिस्टम-स्तरीय रीसेट लागू करण्यासाठी या रीसेट मार्गदर्शक तत्त्वांचे अनुसरण करा.
· TX आणि RX PCS एकाच वेळी रीसेट करण्यासाठी सिस्टम स्तरावर tx_pcs_fec_phy_reset_n आणि rx_pcs_fec_phy_reset_n सिग्नल एकत्र बांधा.
· tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, आणि reconfig_reset सिग्नल एकाच वेळी असार्ट करा. IP रीसेट आणि इनिशियलायझेशन अनुक्रमांबद्दल अधिक माहितीसाठी रीसेट आणि लिंक इनिशियलायझेशनचा संदर्भ घ्या.
tx_pcs_fec_phy_reset_n, आणि rx_pcs_fec_phy_reset_n सिग्नल कमी, आणि reconfig_reset सिग्नल उच्च धरा आणि F-टाइल हार्ड IP आणि पुनर्रचना ब्लॉक्स योग्यरित्या रीसेट करण्यासाठी tx_reset_ack आणि rx_reset_ack ची प्रतीक्षा करा.
· FPGA उपकरणांमध्ये जलद लिंक-अप प्राप्त करण्यासाठी, कनेक्ट केलेले F-Tile Serial Lite IV Intel FPGA IPs एकाच वेळी रीसेट करा. F-Tile Serial Lite IV Intel FPGA IP Design Ex चा संदर्भ घ्याampटूलकिट वापरून IP TX आणि RX लिंकचे निरीक्षण करण्याबद्दल माहितीसाठी वापरकर्ता मार्गदर्शक.
संबंधित माहिती
· पृष्ठ 37 वर रीसेट करा आणि लिंक इनिशियलायझेशन
एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी डिझाइन उदाampवापरकर्ता मार्गदर्शक

७.२. त्रुटी हाताळणी मार्गदर्शक तत्त्वे

खालील तक्ता F-Tile Serial Lite IV Intel FPGA IP डिझाइनसह उद्भवू शकणाऱ्या त्रुटी परिस्थितींसाठी त्रुटी हाताळणी मार्गदर्शक तत्त्वे सूचीबद्ध करते.

तक्ता 26. त्रुटी स्थिती आणि हाताळणी मार्गदर्शक तत्त्वे

त्रुटी स्थिती
दिलेल्या कालावधीनंतर एक किंवा अधिक लेन संप्रेषण स्थापित करू शकत नाहीत.

मार्गदर्शक तत्त्वे
अनुप्रयोग स्तरावर लिंक रीसेट करण्यासाठी टाइम-आउट सिस्टम लागू करा.

संप्रेषण स्थापित झाल्यानंतर एक लेन संवाद गमावते.
डेस्क्यू प्रक्रियेदरम्यान लेन संवाद गमावते.

हे डेटा ट्रान्सफर टप्प्यांच्या नंतर किंवा दरम्यान होऊ शकते. अनुप्रयोग स्तरावर दुवा तोटा शोध लागू करा आणि लिंक रीसेट करा.
चुकीच्या लेनसाठी दुवा पुन्हा सुरू करण्याची प्रक्रिया लागू करा. तुम्ही हे सुनिश्चित केले पाहिजे की बोर्ड राउटिंग 320 UI पेक्षा जास्त नाही.

सर्व लेन संरेखित केल्यानंतर नुकसान लेन संरेखन.

हे डेटा ट्रान्सफर टप्प्यांच्या नंतर किंवा दरम्यान होऊ शकते. लेन संरेखन प्रक्रिया पुन्हा सुरू करण्यासाठी अनुप्रयोग स्तरावर लेन संरेखन नुकसान शोध लागू करा.

ISO 9001:2015 नोंदणीकृत

683074 | 2022.04.28 फीडबॅक पाठवा

8. F-Tile Serial Lite IV Intel FPGA IP वापरकर्ता मार्गदर्शक संग्रहण

IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, आयपी कोरमध्ये नवीन आयपी आवृत्ती योजना आहे.

IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

इंटेल क्वार्टस प्राइम आवृत्ती
21.3

IP कोर आवृत्ती 3.0.0

वापरकर्ता मार्गदर्शक F-Tile Serial Lite IV Intel® FPGA IP वापरकर्ता मार्गदर्शक

ISO 9001:2015 नोंदणीकृत

683074 | 2022.04.28 फीडबॅक पाठवा

9. F-Tile Serial Lite IV इंटेल FPGA IP वापरकर्ता मार्गदर्शक साठी दस्तऐवज पुनरावृत्ती इतिहास

दस्तऐवज आवृत्ती 2022.04.28
2021.11.16 2021.10.22 2021.08.18

इंटेल क्वार्टस प्राइम आवृत्ती
22.1
21.3 21.3 21.2

IP आवृत्ती 5.0.0
3.0.0 3.0.0 2.0.0

बदल
· अद्यतनित सारणी: F-Tile Serial Lite IV Intel FPGA IP वैशिष्ट्ये — अतिरिक्त FHT ट्रान्सीव्हर दर समर्थनासह अद्यतनित डेटा हस्तांतरण वर्णन: 58G NRZ, 58G PAM4, आणि 116G PAM4
· अद्ययावत सारणी: F-Tile Serial Lite IV Intel FPGA IP पॅरामीटर वर्णन — नवीन पॅरामीटर जोडले · सिस्टम PLL संदर्भ घड्याळ वारंवारता · डीबग एंडपॉइंट सक्षम करा — PMA डेटा दरासाठी मूल्ये अद्यतनित केली — GUI शी जुळण्यासाठी पॅरामीटर नामांकन अद्यतनित केले
· टेबलमधील डेटा ट्रान्सफरसाठी वर्णन अपडेट केले आहे: F-Tile Serial Lite IV Intel FPGA IP वैशिष्ट्ये.
· स्पष्टतेसाठी पॅरामीटर्स विभागातील टेबलचे नाव IP ते F-Tile Serial Lite IV इंटेल FPGA IP पॅरामीटर वर्णन.
· अद्ययावत सारणी: आयपी पॅरामीटर्स: — नवीन पॅरामीटर जोडले – त्याच FGT चॅनेलवर ठेवलेल्या इतर सिरीयल लाइट IV सिम्प्लेक्स IP वर RSFEC सक्षम केले. - ट्रान्सीव्हर संदर्भ घड्याळ वारंवारता साठी डीफॉल्ट मूल्ये अद्यतनित केली.
प्रारंभिक प्रकाशन.

ISO 9001:2015 नोंदणीकृत

कागदपत्रे / संसाधने

	इंटेल एफ टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी [pdf] वापरकर्ता मार्गदर्शक F टाइल सिरीयल लाइट IV इंटेल FPGA IP, F टाइल सिरीयल लाइट IV, इंटेल FPGA IP
	इंटेल एफ-टाइल सिरीयल लाइट IV इंटेल एफपीजीए आयपी [pdf] वापरकर्ता मार्गदर्शक F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP