इंटेल लोगोIntel® FPGA P-Tile Avalon ®
PCI एक्सप्रेस साठी प्रवाहित आयपी*
डिझाईन माजीampवापरकर्ता मार्गदर्शक
Intel® साठी अपडेट केले
Quartus® प्राइम डिझाईन सूट: 21.3
IP आवृत्ती: 6.0.0
वापरकर्ता मार्गदर्शक

सामग्री लपवा
1 डिझाईन माजीample वर्णन
2 द्रुत प्रारंभ मार्गदर्शक
3 PCI एक्सप्रेस डिझाइनसाठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपी
4 Intel P-Tile Avalon साठी दस्तऐवज पुनरावृत्ती इतिहास
5 कागदपत्रे / संसाधने
5.1 संदर्भ
6 संबंधित पोस्ट

डिझाईन माजीample वर्णन

१.१. प्रोग्राम केलेले इनपुट/आउटपुट (पीआयओ) डिझाइनसाठी कार्यात्मक वर्णन उदाample

पीआयओ डिझाइन माजीample होस्ट प्रोसेसरवरून लक्ष्य उपकरणावर मेमरी ट्रान्सफर करते. यामध्ये माजीample, होस्ट प्रोसेसर सिंगल-डवर्ड MemRd आणि emWr ची विनंती करतो
TLPs.
पीआयओ डिझाइन माजीample आपोआप तयार करते fileइंटेल प्राइम सॉफ्टवेअरमध्ये नक्कल करणे आणि संकलित करणे आवश्यक आहे. डिझाइन माजीample पॅरामीटर्सची विस्तृत श्रेणी व्यापते. तथापि, ते PCIe साठी P-Tile हार्ड IP चे सर्व संभाव्य पॅरामीटरायझेशन समाविष्ट करत नाही.
हे डिझाइन माजीample मध्ये खालील घटक समाविष्ट आहेत:

  • व्युत्पन्न केलेले P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) तुम्ही निर्दिष्ट केलेल्या पॅरामीटर्ससह. हा घटक PIO ऍप्लिकेशनला प्राप्त झालेला TLP डेटा चालवितो
  • PIO ऍप्लिकेशन (APPS) घटक, जो PCI एक्सप्रेस TLPs आणि साध्या Avalon-MM दरम्यान आवश्यक भाषांतर करतो आणि onchip मेमरीमध्ये लिहितो आणि वाचतो.
  • ऑन-चिप मेमरी (MEM) घटक. 1×16 डिझाइनसाठी माजीample, ऑन-चिप मेमरीमध्ये एक 16 KB मेमरी ब्लॉक असतो. 2×8 डिझाइनसाठी माजीample, ऑन-चिप मेमरीत दोन 16 KB मेमरी ब्लॉक्स असतात.
  • रिलीझ आयपी रीसेट करा: जोपर्यंत डिव्हाइस पूर्णपणे वापरकर्ता मोडमध्ये प्रवेश करत नाही तोपर्यंत हा आयपी कंट्रोल सर्किट रिसेटमध्ये ठेवतो. डिव्हाइस वापरकर्ता मोडमध्ये असल्याचे सिग्नल करण्यासाठी FPGA INIT_DONE आउटपुटचा दावा करते. रिसेट रिलीझ आयपी अंतर्गत INIT_DONE सिग्नलची उलटी आवृत्ती व्युत्पन्न करते जे तुम्ही तुमच्या डिझाइनसाठी वापरू शकता असे nINIT_DONE आउटपुट तयार करते. संपूर्ण डिव्हाइस वापरकर्ता मोडमध्ये प्रवेश करेपर्यंत nINIT_DONE सिग्नल जास्त असतो. nINIT_DONE (कमी) प्रतिपादन केल्यानंतर, सर्व तर्क वापरकर्ता मोडमध्ये असतात आणि सामान्यपणे कार्य करतात. तुम्ही खालीलपैकी एका प्रकारे nINIT_DONE सिग्नल वापरू शकता:
    • बाह्य किंवा अंतर्गत रीसेट गेट करण्यासाठी.
    • ट्रान्सीव्हर आणि I/O PLL ला रिसेट इनपुट गेट करण्यासाठी.
    • एम्बेडेड मेमरी ब्लॉक्स, स्टेट मशीन आणि शिफ्ट रजिस्टर्स सारख्या डिझाइन ब्लॉक्सचे लेखन सक्षम करण्यासाठी गेट.
    • सिंक्रोनस पद्धतीने ड्राइव्ह करण्यासाठी तुमच्या डिझाइनमधील इनपुट पोर्ट रीसेट करा.

सिम्युलेशन टेस्टबेंच पीआयओ डिझाइन उदाample आणि एक रूट पोर्ट BFM लक्ष्यित एंडपॉइंटसह इंटरफेस करण्यासाठी.
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
ISO 9001:2015 नोंदणीकृत
आकृती 1. प्लॅटफॉर्म डिझायनर PIO 1×16 डिझाइन उदा. साठी ब्लॉक आकृतीample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

आकृती 2. प्लॅटफॉर्म डिझायनर PIO 2×8 डिझाइन उदा. साठी ब्लॉक आकृतीample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

चाचणी प्रोग्राम ऑन-चिप मेमरीमध्ये त्याच स्थानावरून डेटा लिहितो आणि वाचतो. हे वाचलेल्या डेटाची अपेक्षित परिणामाशी तुलना करते. चाचणी अहवाल, "यशस्वी पूर्ण झाल्यामुळे सिम्युलेशन थांबले" जर काही त्रुटी आढळल्या नाहीत. पी-टाइल एव्हलॉन
स्ट्रीमिंग डिझाइन माजीample खालील कॉन्फिगरेशनचे समर्थन करते:

  • Gen4 x16 एंडपॉइंट
  • Gen3 x16 एंडपॉइंट
  • Gen4 x8x8 एंडपॉइंट
  • Gen3 x8x8 एंडपॉइंट

टीप: PCIe x8x8 PIO डिझाइनसाठी सिम्युलेशन टेस्टबेंच उदाample एका PCIe x8 लिंकसाठी कॉन्फिगर केले आहे जरी वास्तविक डिझाइन दोन PCIe x8 दुवे लागू करते.
टीप: हे डिझाइन माजीample PCI एक्सप्रेससाठी P-tile Avalon Streaming IP च्या पॅरामीटर एडिटरमध्ये फक्त डीफॉल्ट सेटिंग्जना समर्थन देते.
आकृती 3. P-Tile Avalon Streaming PCI Express 1×16 PIO Design Ex साठी प्लॅटफॉर्म डिझायनर सिस्टम सामग्रीample
प्लॅटफॉर्म डिझायनर हे डिझाइन Gen4 x16 पर्यंतच्या प्रकारांसाठी तयार करतो.

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

आकृती 4. P-Tile Avalon Streaming PCI Express 2×8 PIO Design Ex साठी प्लॅटफॉर्म डिझायनर सिस्टम सामग्रीample
प्लॅटफॉर्म डिझायनर हे डिझाइन Gen4 x8x8 पर्यंतच्या प्रकारांसाठी तयार करतो.

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

१.२. सिंगल रूट I/O वर्च्युअलायझेशन (SR-IOV) डिझाइनसाठी कार्यात्मक वर्णन उदाample
SR-IOV डिझाइन माजीample होस्ट प्रोसेसरवरून लक्ष्य उपकरणावर मेमरी ट्रान्सफर करते. हे दोन PF आणि 32 VF प्रति PF पर्यंत समर्थन करते.
SR-IOV डिझाइन माजीample आपोआप तयार करते fileइंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये नक्कल करणे आणि संकलित करणे आवश्यक आहे. आपण संकलित डिझाइन डाउनलोड करू शकता
Intel Stratix® 10 DX डेव्हलपमेंट किट किंवा Intel Agilex™ डेव्हलपमेंट किट.
हे डिझाइन माजीample मध्ये खालील घटक समाविष्ट आहेत:

  • तुम्ही निर्दिष्ट केलेल्या पॅरामीटर्ससह व्युत्पन्न केलेले P-Tile Avalon Streaming (Avalon-ST) IP एंडपॉइंट व्हेरियंट (DUT). हा घटक प्राप्त झालेला TLP डेटा SR-IOV ऍप्लिकेशनकडे नेतो.
  • SR-IOV ऍप्लिकेशन (APPS) घटक, जो PCI एक्सप्रेस TLPs आणि साधे Avalon-ST ऑन-चिप मेमरी लिहितो आणि वाचतो दरम्यान आवश्यक भाषांतर करतो. SR-IOV APPS घटकासाठी, मेमरी रीड TLP डेटासह एक पूर्णता निर्माण करेल.
    • SR-IOV डिझाइनसाठी उदाampप्रति पीएफ दोन पीएफ आणि 32 व्हीएफसह, तेथे 66 मेमरी स्थाने आहेत जी डिझाइन माजीample प्रवेश करू शकता. दोन PF दोन मेमरी स्थानांवर प्रवेश करू शकतात, तर 64 VFs (2 x 32) 64 मेमरी स्थानांमध्ये प्रवेश करू शकतात.
  • रिसेट रिलीझ आयपी.
    सिम्युलेशन टेस्टबेंच SR-IOV डिझाइन एक्सample आणि एक रूट पोर्ट BFM लक्ष्यित एंडपॉइंटसह इंटरफेस करण्यासाठी.

आकृती 5. प्लॅटफॉर्म डिझायनर SR-IOV 1×16 डिझाइन उदा साठी ब्लॉक आकृतीample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

आकृती 6. प्लॅटफॉर्म डिझायनर SR-IOV 2×8 डिझाइन उदा साठी ब्लॉक आकृतीample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

चाचणी कार्यक्रम ऑन-चिप मेमरीमध्ये 2 PF आणि 32 VFs प्रति PF मध्ये त्याच ठिकाणाहून डेटा लिहितो आणि वाचतो. हे वाचलेल्या डेटाची अपेक्षेशी तुलना करते
परिणाम चाचणी अहवाल, "यशस्वी पूर्ण झाल्यामुळे सिम्युलेशन थांबले" जर काही त्रुटी आढळल्या नाहीत.
SR-IOV डिझाइन माजीample खालील कॉन्फिगरेशनचे समर्थन करते:

  • Gen4 x16 एंडपॉइंट
  • Gen3 x16 एंडपॉइंट
  • Gen4 x8x8 एंडपॉइंट
  • Gen3 x8x8 एंडपॉइंट

आकृती 7. PCI एक्सप्रेस 1×16 डिझाईन एक्स साठी SR-IOV सह P-Tile Avalon-ST साठी प्लॅटफॉर्म डिझायनर सिस्टम सामग्रीample

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

आकृती 8. PCI एक्सप्रेस 2×8 डिझाईन एक्स साठी SR-IOV सह P-Tile Avalon-ST साठी प्लॅटफॉर्म डिझायनर सिस्टम सामग्रीample

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

द्रुत प्रारंभ मार्गदर्शक

इंटेल क्वार्टस प्राइम सॉफ्टवेअर वापरून, तुम्ही प्रोग्राम केलेले I/O (PIO) डिझाइन तयार करू शकता.ampPCI एक्सप्रेस* IP कोरसाठी इंटेल FPGA P-Tile Avalon-ST हार्ड IP साठी le. व्युत्पन्न डिझाइन उदाample आपण निर्दिष्ट केलेले पॅरामीटर्स प्रतिबिंबित करते. PIO माजीampले यजमान प्रोसेसर वरून टार्गेट डिव्हाइसवर डेटा ट्रान्सफर करतो. हे कमी बँडविड्थ अनुप्रयोगांसाठी योग्य आहे. हे डिझाइन माजीample आपोआप तयार करते fileइंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये नक्कल करणे आणि संकलित करणे आवश्यक आहे. तुम्ही संकलित केलेली रचना तुमच्या FPGA विकास मंडळावर डाउनलोड करू शकता. सानुकूल हार्डवेअरवर डाउनलोड करण्यासाठी, इंटेल क्वार्टस प्राइम सेटिंग्ज अपडेट करा File (.qsf) योग्य पिन असाइनमेंटसह. आकृती 9. डिझाईनसाठी विकासाची पायरी उदाample

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
ISO 9001:2015 नोंदणीकृत
२.१. निर्देशिका संरचना
आकृती 10. व्युत्पन्न केलेल्या डिझाईनसाठी डिरेक्टरी स्ट्रक्चर उदाample

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

२.२. डिझाइन तयार करणे उदाample
आकृती 11. प्रक्रिया

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये नवीन प्रोजेक्ट तयार करा (File ➤ नवीन प्रोजेक्ट विझार्ड).
  2. निर्देशिका, नाव आणि शीर्ष-स्तरीय घटक निर्दिष्ट करा.
  3. प्रकल्प प्रकारासाठी, डिफॉल्ट मूल्य, रिक्त प्रकल्प स्वीकारा. पुढील क्लिक करा.
  4. ऍड साठी Fileपुढील क्लिक करा.
  5. फॅमिली अंतर्गत कुटुंब, डिव्हाइस आणि बोर्ड सेटिंग्जसाठी, Intel Agilex किंवा Intel Stratix 10 निवडा.
  6. जर तुम्ही शेवटच्या टप्प्यात इंटेल स्ट्रॅटिक्स 10 निवडले असेल, तर डिव्हाइस पुल-डाउन मेनूमध्ये स्ट्रॅटिक्स 10 DX निवडा.
  7. तुमच्या डिझाइनसाठी लक्ष्य डिव्हाइस निवडा.
  8. समाप्त क्लिक करा.
  9. IP कॅटलॉगमध्ये PCI एक्सप्रेससाठी Intel P-Tile Avalon-ST हार्ड IP शोधा आणि जोडा.
  10. नवीन आयपी व्हेरिएंट डायलॉग बॉक्समध्ये, तुमच्या आयपीसाठी नाव निर्दिष्ट करा. तयार करा क्लिक करा.
  11. शीर्ष-स्तरीय सेटिंग्ज आणि PCIe* सेटिंग्ज टॅबवर, तुमच्या IP भिन्नतेसाठी पॅरामीटर्स निर्दिष्ट करा. जर तुम्ही SR-IOV डिझाइन वापरत असाल तर माजीample, SR-IOV सक्षम करण्यासाठी खालील पायऱ्या करा:
    a PCIe* PCIe* PCI एक्सप्रेस / PCI क्षमता टॅब अंतर्गत PCIe* डिव्हाइस टॅबवर, एकाधिक भौतिक कार्ये सक्षम करा बॉक्स चेक करा.
    b PCIe* मल्टीफंक्शन आणि SR-IOV सिस्टम सेटिंग्ज टॅबवर, SR-IOV समर्थन सक्षम करा बॉक्स चेक करा आणि PF आणि VF ची संख्या निर्दिष्ट करा. x8 कॉन्फिगरेशनसाठी, बॉक्स चेक करा एकाधिक भौतिक कार्ये सक्षम करा आणि PCIe0 आणि PCIe1 दोन्ही टॅबसाठी SR-IOV समर्थन सक्षम करा.
    c PCIe* PCI एक्सप्रेस / PCI क्षमता टॅब अंतर्गत PCIe* MSI-X टॅबवर, आवश्यकतेनुसार MSI-X वैशिष्ट्य सक्षम करा.
    d PCIe* बेस अॅड्रेस रजिस्टर टॅबवर, PF आणि VF दोन्हीसाठी BAR0 सक्षम करा.
    e या डिझाइनसाठी इतर पॅरामीटर सेटिंग्ज समर्थित नाहीतampले
  12. माजी वरample Designs टॅबवर, खालील निवडी करा:
    a माजी साठीampले डिझाइन Files, सिम्युलेशन आणि सिंथेसिस पर्याय चालू करा.
    आपल्याला या सिम्युलेशन किंवा संश्लेषणाची आवश्यकता नसल्यास files, संबंधित पर्याय(चे) बंद ठेवल्याने भूतपूर्व कमी होतेampले डिझाइन निर्मिती वेळ.
    b जनरेट केलेल्या HDL फॉरमॅटसाठी, सध्याच्या रिलीझमध्ये फक्त व्हेरिलॉग उपलब्ध आहे.
    c टार्गेट डेव्हलपमेंट किटसाठी, Intel Stratix 10 DX P-Tile ES1 FPGA डेव्हलपमेंट किट, Intel Stratix 10 DX P-Tile Production FPGA डेव्हलपमेंट किट किंवा Intel Agilex F-Series P-Tile ES0 FPGA डेव्हलपमेंट किट निवडा.
    13. जनरेट एक्स निवडाampले डिझाईन तयार करण्यासाठी डिझाइन माजीample की तुम्ही नक्कल करू शकता आणि हार्डवेअरवर डाउनलोड करू शकता. तुम्ही P-Tile डेव्हलपमेंट बोर्डांपैकी एक निवडल्यास, डिव्हाइस भिन्न असल्यास त्या बोर्डवरील डिव्हाइस इंटेल क्वार्टस प्राइम प्रोजेक्टमध्ये पूर्वी निवडलेले डिव्हाइस ओव्हरराइट करते. जेव्हा प्रॉम्प्ट तुम्हाला तुमच्या माजी व्यक्तीसाठी निर्देशिका निर्दिष्ट करण्यास सांगतेample design, तुम्ही डीफॉल्ट निर्देशिका स्वीकारू शकता, ./intel_pcie_ptile_ast_0_example_design, किंवा दुसरी निर्देशिका निवडा.
    आकृती 12. Exampले डिझाईन टॅब
    इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १
  13. समाप्त क्लिक करा. तुम्ही तुमचा .ip जतन करू शकता file जेव्हा सूचित केले जाते, परंतु ex वापरण्यास सक्षम असणे आवश्यक नाहीampले डिझाइन.
  14. माजी उघडाampले डिझाईन प्रकल्प.
  15. माजी संकलित कराamp.sof व्युत्पन्न करण्यासाठी le डिझाइन प्रकल्प file संपूर्ण माजी साठीampले डिझाइन. या file हार्डवेअर पडताळणी करण्यासाठी तुम्ही ते बोर्डवर डाउनलोड करता.
  16. तुमचे माजी बंद कराampले डिझाईन प्रकल्प.
    लक्षात घ्या की तुम्ही इंटेल क्वार्टस प्राइम प्रोजेक्टमध्ये PCIe पिन ऍलोकेशन बदलू शकत नाही. तथापि, पीसीबी राउटिंग सुलभ करण्यासाठी, तुम्ही अॅडव्हान घेऊ शकताtagया IP द्वारे समर्थित लेन रिव्हर्सल आणि पोलॅरिटी इनव्हर्शन वैशिष्ट्यांपैकी e.

२.३. डिझाइनचे अनुकरण करणे उदाample
खालील प्रमाणे PCIe (DUT) साठी P-tile Avalon Streaming IP चा वापर करण्यासाठी सिम्युलेशन सेटअपमध्ये रूट पोर्ट बस फंक्शनल मॉडेल (BFM) वापरणे समाविष्ट आहे.
आकृती
आकृती 13. पीआयओ डिझाइन उदाample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

टेस्टबेंच आणि त्यातील मॉड्यूल्सबद्दल अधिक तपशीलांसाठी, पृष्ठ 15 वरील टेस्टबेंच पहा.
खालील प्रवाह आकृती डिझाइनचे अनुकरण करण्यासाठी पायऱ्या दाखवतेampले:
आकृती 14. कार्यपद्धती

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

  1.  testbench सिम्युलेशन निर्देशिकेत बदला, / pcie_ed_tb/pcie_ed_tb/sim/ /सिम्युलेटर.
  2. तुमच्या आवडीच्या सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. खालील तक्त्याचा संदर्भ घ्या.
  3. परिणामांचे विश्लेषण करा.

टीप: P-Tile समांतर PIPE सिम्युलेशनला सपोर्ट करत नाही.
तक्ता 1. सिम्युलेशन रन करण्यासाठी पायऱ्या

सिम्युलेटर कार्यरत निर्देशिका सूचना
ModelSim*SE, Siemens* EDA QuestaSim*- Intel FPGA संस्करण <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. vsim ची विनंती करा (vsim टाइप करून, जे कन्सोल विंडो आणते जेथे तुम्ही खालील आदेश चालवू शकता).
2. msim_setup.tcl करा
टीप: वैकल्पिकरित्या, चरण 1 आणि 2 करण्याऐवजी, तुम्ही टाइप करू शकता: vsim -c -do msim_setup.tcl.
3. ld_debug
4. सर्व धावा
5. यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते, "यशस्वी पूर्ण झाल्यामुळे सिम्युलेशन थांबले!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” टाइप करा
चालू ठेवले…
सिम्युलेटर कार्यरत निर्देशिका सूचना
    टीप: वरील कमांड सिंगल-लाइन कमांड आहे.
2. यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते, "यशस्वी पूर्ण झाल्यामुळे सिम्युलेशन थांबले!"
टीप: इंटरएक्टिव्ह मोडमध्ये सिम्युलेशन चालविण्यासाठी, खालील पायऱ्या वापरा: (जर तुम्ही आधीपासून नॉन-इंटरॅक्टिव्ह मोडमध्ये simv एक्झिक्युटेबल व्युत्पन्न केले असेल, तर simv आणि simv.diadir हटवा)
1. vcs_setup.sh उघडा file आणि VCS कमांडमध्ये डीबग पर्याय जोडा: vcs -debug_access+r
2. डिझाइन संकलित करा उदाample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. संवादात्मक मोडमध्ये सिम्युलेशन सुरू करा:
simv -gui आणि

हे टेस्टबेंच Gen4 x16 वेरिएंट पर्यंत सिम्युलेट करते.
सिम्युलेशन अहवाल देते, "यशस्वी पूर्ण झाल्यामुळे सिम्युलेशन थांबले" जर कोणतीही त्रुटी आढळली नाही.
२.३.१. टेस्टबेंच
कॉन्फिगरेशन आणि मेमरी व्यवहार सुरू करण्यासाठी testbench चाचणी ड्रायव्हर मॉड्यूल, altpcietb_bfm_rp_gen4_x16.sv वापरते. स्टार्टअपवर, चाचणी ड्रायव्हर मॉड्यूल रूट पोर्ट आणि एंडपॉईंट कॉन्फिगरेशन स्पेस रजिस्टरमधून माहिती प्रदर्शित करते, जेणेकरून तुम्ही पॅरामीटर एडिटर वापरून निर्दिष्ट केलेल्या पॅरामीटर्सशी परस्परसंबंधित होऊ शकता.
माजीample डिझाईन आणि testbench तुम्ही PCIe साठी P-Tile IP साठी निवडलेल्या कॉन्फिगरेशनच्या आधारे डायनॅमिकली व्युत्पन्न केले जातात. इंटेल क्वार्टस प्राइममधील पॅरामीटर एडिटरमध्ये तुम्ही निर्दिष्ट केलेले पॅरामीटर्स टेस्टबेंच वापरते. हे टेस्टबेंच सीरियल PCI एक्सप्रेस इंटरफेस वापरून ×16 PCI एक्सप्रेस लिंक पर्यंत सिम्युलेट करते. टेस्टबेंच डिझाइनमुळे एका वेळी एकापेक्षा जास्त PCI एक्सप्रेस लिंक सिम्युलेट करता येतात. खालील आकृती उच्च पातळी दर्शवते view पीआयओ डिझाइनचे माजीampले
आकृती 15. पीआयओ डिझाइन उदाample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

टेस्टबेंचचा उच्च-स्तरीय खालील मुख्य मॉड्यूल्स इन्स्टंट करतो:

  • altpcietb_bfm_rp_gen4x16.sv —हे रूट पोर्ट PCIe BFM आहे.
    //निर्देशिका मार्ग
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /सिम
  • pcie_ed_dut.ip: तुम्ही निर्दिष्ट केलेल्या पॅरामीटर्ससह हे एंडपॉईंट डिझाइन आहे.
    //निर्देशिका मार्ग
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: हे मॉड्युल पीआयओ डिझाईन माजी साठी व्यवहारांचे लक्ष्य आणि आरंभकर्ता आहेampले
    //निर्देशिका मार्ग
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: हे मॉड्युल SR-IOV डिझाईन एक्स साठी व्यवहारांचे लक्ष्य आणि आरंभकर्ता आहेampले
    //निर्देशिका मार्ग
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

आकृती 16. SR-IOV डिझाइन उदाample सिम्युलेशन टेस्टबेंच

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

याव्यतिरिक्त, टेस्टबेंचमध्ये नित्यक्रम आहेत जे खालील कार्ये करतात:

  • आवश्यक वारंवारतेवर एंडपॉइंटसाठी संदर्भ घड्याळ व्युत्पन्न करते.
  • स्टार्टअपवर PCI एक्सप्रेस रीसेट प्रदान करते.

रूट पोर्ट BFM वर अधिक तपशीलांसाठी, PCI एक्सप्रेस वापरकर्ता मार्गदर्शकासाठी Intel FPGA P-Tile Avalon स्ट्रीमिंग IP च्या TestBench प्रकरणाचा संदर्भ घ्या.
संबंधित माहिती
PCI एक्सप्रेस वापरकर्ता मार्गदर्शकासाठी इंटेल FPGA P-Tile Avalon स्ट्रीमिंग IP
2.3.1.1. चाचणी ड्रायव्हर मॉड्यूल
चाचणी ड्रायव्हर मॉड्यूल, intel_pcie_ptile_tbed_hwtcl.v, टॉपलेव्हल BFM, altpcietb_bfm_top_rp.v इन्स्टंट करते.
उच्च-स्तरीय BFM खालील कार्ये पूर्ण करते:

  1. ड्रायव्हर आणि मॉनिटर इन्स्टंट करते.
  2. रूट पोर्ट BFM इन्स्टंट करते.
  3. सीरियल इंटरफेस इन्स्टंट करते.

कॉन्फिगरेशन मॉड्यूल, altpcietb_g3bfm_configure.v, खालील कार्ये करते:

  1. BAR कॉन्फिगर करते आणि नियुक्त करते.
  2. रूट पोर्ट आणि एंडपॉइंट कॉन्फिगर करते.
  3. सर्वसमावेशक कॉन्फिगरेशन स्पेस, BAR, MSI, MSI-X, आणि AER सेटिंग्ज प्रदर्शित करते.

२.३.१.२. पीआयओ डिझाइन उदाampले टेस्टबेंच

खालील आकृती पीआयओ डिझाइन दाखवतेample सिम्युलेशन डिझाइन पदानुक्रम. PIO डिझाइनसाठी चाचण्या उदाample ची व्याख्या apps_type_hwtcl पॅरामीटरने सेट केली आहे
3. या पॅरामीटर मूल्याखाली चालवल्या जाणाऱ्या चाचण्या ebfm_cfg_rp_ep_rootport, find_mem_bar आणि downstream_loop मध्ये परिभाषित केल्या आहेत.
आकृती 17. पीआयओ डिझाइन उदाample सिम्युलेशन डिझाइन पदानुक्रम

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

टेस्टबेंच लिंक ट्रेनिंगने सुरू होते आणि नंतर गणनेसाठी IP च्या कॉन्फिगरेशन स्पेसमध्ये प्रवेश करते. डाउनस्ट्रीम_लूप नावाचे कार्य (रूट पोर्टमध्ये परिभाषित केले आहे
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) नंतर PCIe लिंक चाचणी करते. या चाचणीमध्ये खालील चरणांचा समावेश आहे:

  1. एंडपॉईंटच्या मागे ऑन-चिप मेमरीमध्ये डेटाचा एक शब्द लिहिण्यासाठी मेमरी राइट कमांड जारी करा.
  2. ऑन-चिप मेमरीमधून डेटा परत वाचण्यासाठी मेमरी रीड कमांड जारी करा.
  3. वाचलेल्या डेटाची लेखन डेटाशी तुलना करा. जर ते जुळले, तर चाचणी ही पास म्हणून गणली जाते.
  4. 1 पुनरावृत्तीसाठी चरण 2, 3 आणि 10 पुन्हा करा.

प्रथम स्मृती लेखन सुमारे 219 आम्हाला घडते. त्यानंतर PCIe साठी P-tile हार्ड IP च्या Avalon-ST RX इंटरफेसवर मेमरी वाचली जाते. Avalon-ST TX इंटरफेसवर मेमरी रीड रिक्वेस्टनंतर लवकरच पूर्ण TLP दिसून येतो.
२.३.१.३. SR-IOV डिझाइन उदाampले टेस्टबेंच
खालील आकृती SR-IOV डिझाइन दाखवतेample सिम्युलेशन डिझाइन पदानुक्रम. SR-IOV डिझाइनसाठी चाचण्या उदाample sriov_test नावाच्या कार्याद्वारे केले जाते,
जे altpcietb_bfm_cfbp.sv मध्ये परिभाषित केले आहे.
आकृती 18. SR-IOV डिझाइन उदाample सिम्युलेशन डिझाइन पदानुक्रम

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

SR-IOV टेस्टबेंच प्रति पीएफ पर्यंत दोन फिजिकल फंक्शन्स (PFs) आणि 32 व्हर्च्युअल फंक्शन्स (VFs) चे समर्थन करते.
टेस्टबेंच लिंक ट्रेनिंगने सुरू होते आणि नंतर गणनेसाठी IP च्या कॉन्फिगरेशन स्पेसमध्ये प्रवेश करते. त्यानंतर, ते खालील चरणे करते:

  1. PF ला मेमरी राइट रिक्वेस्ट पाठवा त्यानंतर मेमरी रीड रिक्वेस्ट पाठवा आणि तुलना करण्यासाठी तोच डेटा परत वाचावा. जर वाचलेला डेटा लेखन डेटाशी जुळत असेल, तर तो आहे
    एक पास. ही चाचणी my_test (altpcietb_bfm_cfbp.v मध्ये परिभाषित) नावाच्या कार्याद्वारे केली जाते. ही चाचणी प्रत्येक पीएफसाठी दोनदा केली जाते.
  2. व्हीएफला मेमरी राइट रिक्वेस्ट पाठवा आणि त्यानंतर मेमरी रीड रिक्वेस्ट पाठवा आणि तुलना करण्यासाठी तोच डेटा परत वाचावा. जर वाचलेला डेटा लेखन डेटाशी जुळत असेल, तर तो आहे
    एक पास. ही चाचणी cfbp_target_test (altpcietb_bfm_cfbp.v मध्ये परिभाषित) नावाच्या कार्याद्वारे केली जाते. ही चाचणी प्रत्येक VF साठी पुनरावृत्ती केली जाते.

प्रथम स्मृती लेखन सुमारे 263 आम्हाला घडते. त्यानंतर PCIe साठी P-tile हार्ड IP च्या PF0 च्या Avalon-ST RX इंटरफेसवर मेमरी वाचली जाते. Avalon-ST TX इंटरफेसवर मेमरी रीड रिक्वेस्टनंतर लवकरच पूर्ण TLP दिसून येतो.
२.४. डिझाइन संकलित करणे उदाample

  1. वर नेव्हिगेट करा /intel_pcie_ptile_ast_0_example_design/ आणि pcie_ed.qpf उघडा.
  2. तुम्ही खालील दोनपैकी एक डेव्हलपमेंट किट निवडल्यास, व्हीआयडी-संबंधित सेटिंग्ज .qsf मध्ये समाविष्ट केल्या जातात. file व्युत्पन्न केलेल्या डिझाइनचे उदाample, आणि तुम्हाला ते व्यक्तिचलितपणे जोडण्याची आवश्यकता नाही. लक्षात घ्या की या सेटिंग्ज बोर्ड-विशिष्ट आहेत.
    • Intel Stratix 10 DX P-Tile ES1 FPGA डेव्हलपमेंट किट
    • Intel Stratix 10 DX P-Tile Production FPGA डेव्हलपमेंट किट
    • Intel Agilex F-Series P-Tile ES0 FPGA डेव्हलपमेंट किट
  3. प्रक्रिया मेनूवर, संकलन प्रारंभ करा निवडा.

2.5. लिनक्स कर्नल ड्रायव्हर स्थापित करत आहे

आपण डिझाइनची चाचणी घेण्यापूर्वी माजीampहार्डवेअरमध्ये, तुम्हाला लिनक्स कर्नल स्थापित करणे आवश्यक आहे
चालक तुम्ही खालील चाचण्या करण्यासाठी या ड्रायव्हरचा वापर करू शकता:
• एक PCIe लिंक चाचणी जी 100 लेखन आणि वाचन करते
• मेमरी स्पेस DWORD
वाचतो आणि लिहितो
• कॉन्फिगरेशन स्पेस DWORD वाचतो आणि लिहितो
(१)
याव्यतिरिक्त, आपण खालील पॅरामीटर्सचे मूल्य बदलण्यासाठी ड्रायव्हर वापरू शकता:
• बार वापरला जात आहे
• निवडलेले उपकरण (बस, उपकरण आणि कार्य (BDF) क्रमांक निर्दिष्ट करून
साधन)
कर्नल ड्राइव्हर स्थापित करण्यासाठी खालील चरण पूर्ण करा:

  1. ex अंतर्गत ./software/kernel/linux वर नेव्हिगेट कराample डिझाइन जनरेशन निर्देशिका.
  2. इंस्टॉल, लोड आणि अनलोड वरील परवानग्या बदला files:
    $ chmod 777 लोड अनलोड स्थापित करा
  3. ड्राइव्हर स्थापित करा:
    $ sudo ./install
  4. ड्राइव्हर स्थापना सत्यापित करा:
    $lsmod | grep intel_fpga_pcie_drv
    अपेक्षित परिणाम:
    intel_fpga_pcie_drv 17792 0
  5. लिनक्सने PCIe डिझाईन ओळखले आहे याची खात्री कराampले:
    $lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    टीप: जर तुम्ही विक्रेता आयडी बदलला असेल, तर इंटेलच्या नवीन विक्रेता आयडीला बदला
    या आदेशात विक्रेता आयडी.
    अपेक्षित परिणाम:
    कर्नल ड्रायव्हर वापरात आहे: intel_fpga_pcie_drv

२.६. डिझाइन चालवणे माजीample
येथे तुम्ही P-Tile Avalon-ST PCIe डिझाईनवर करू शकता अशा चाचणी ऑपरेशन्स आहेतampलेस:

  1. या संपूर्ण वापरकर्ता मार्गदर्शकामध्ये, शब्द, DWORD आणि QWORD या शब्दांचा PCI एक्सप्रेस बेस स्पेसिफिकेशनमध्ये समान अर्थ आहे. एक शब्द 16 बिट आहे, DWORD 32 बिट आहे आणि QWORD 64 बिट आहे.

तक्ता 2. चाचणी ऑपरेशन्स P-Tile Avalon-ST PCIe डिझाइन द्वारे समर्थितampलेस

 ऑपरेशन्स  आवश्यक BAR P-Tile Avalon-ST PCIe डिझाइन द्वारे समर्थितample
0: लिंक टेस्ट - 100 लिहितो आणि वाचतो 0 होय
1: मेमरी स्पेस लिहा 0 होय
2: मेमरी स्पेस वाचा 0 होय
3: कॉन्फिगरेशन स्पेस लिहा N/A होय
4: कॉन्फिगरेशन स्पेस वाचा N/A होय
5: बार बदला N/A होय
6: डिव्हाइस बदला N/A होय
7: SR-IOV सक्षम करा N/A होय (*)
8: वर्तमान उपकरणाशी संबंधित प्रत्येक सक्षम आभासी कार्यासाठी लिंक चाचणी करा  N/A  होय (*)
9: DMA करा N/A नाही
10: कार्यक्रम सोडा N/A होय

टीप: (*) या चाचणी ऑपरेशन्स फक्त तेव्हाच उपलब्ध असतात जेव्हा SR-IOV डिझाइन माजीample निवडले आहे.
२.६.१. पीआयओ डिझाइन चालवणे उदाample

  1. ./software/user/ex वर नेव्हिगेट कराampले डिझाइन अंतर्गत माजीample निर्देशिका.
  2. डिझाइन संकलित करा माजीampअर्ज:
    $ बनवा
  3. चाचणी चालवा:
    $ sudo ./intel_fpga_pcie_link_test
    तुम्ही इंटेल FPGA IP PCIe लिंक चाचणी मॅन्युअल किंवा ऑटोमॅटिक मोडमध्ये चालवू शकता. यामधून निवडा:
    • स्वयंचलित मोडमध्ये, अनुप्रयोग स्वयंचलितपणे डिव्हाइस निवडतो. चाचणी विक्रेता आयडीशी जुळवून सर्वात कमी BDF असलेले Intel PCIe डिव्हाइस निवडते.
    चाचणी सर्वात कमी उपलब्ध BAR देखील निवडते.
    • मॅन्युअल मोडमध्‍ये, चाचणी तुम्‍हाला बस, डिव्‍हाइस आणि फंक्‍शन नंबर आणि BAR साठी विचारते.
    Intel Stratix 10 DX किंवा Intel Agilex डेव्हलपमेंट किटसाठी, तुम्ही हे निर्धारित करू शकता
    खालील आदेश टाइप करून BDF:
    $lspci -d 1172:
    4. येथे एसampस्वयंचलित आणि मॅन्युअल मोडसाठी le प्रतिलेख:
    स्वयंचलित मोड:

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

मॅन्युअल मोड:

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

संबंधित माहिती
PCIe लिंक इन्स्पेक्टर ओव्हरview
फिजिकल, डेटा लिंक आणि ट्रान्झॅक्शन लेयर्सवरील लिंकचे निरीक्षण करण्यासाठी PCIe लिंक इन्स्पेक्टर वापरा.
२.६.२. SR-IOV डिझाईन चालवणे उदाample

SR-IOV डिझाईन एक्सची चाचणी करण्यासाठी येथे पायऱ्या आहेतampहार्डवेअरवर:

  1. sudo चालवून इंटेल FPGA IP PCIe लिंक चाचणी चालवा./
    intel_fpga_pcie_link_test कमांड आणि नंतर पर्याय 1 निवडा:
    व्यक्तिचलितपणे डिव्हाइस निवडा.
  2. भौतिक कार्याचा BDF प्रविष्ट करा ज्यासाठी आभासी कार्ये वाटप केली आहेत.
  3. चाचणी मेनूवर जाण्यासाठी BAR "0" प्रविष्ट करा.
  4. चालू उपकरणासाठी SR-IOV सक्षम करण्यासाठी पर्याय 7 प्रविष्ट करा.
  5. वर्तमान उपकरणासाठी सक्षम करण्‍यासाठी आभासी कार्यांची संख्या प्रविष्ट करा.
    इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १
  6. भौतिक कार्यासाठी वाटप केलेल्या प्रत्येक सक्षम आभासी कार्यासाठी लिंक चाचणी करण्यासाठी पर्याय 8 प्रविष्ट करा. लिंक टेस्ट ऍप्लिकेशन 100 मेमरी राइट्स प्रत्येक डेटाच्या एका शब्दासह करेल आणि नंतर डेटा तपासण्यासाठी परत वाचेल. अनुप्रयोग चाचणीच्या शेवटी लिंक चाचणीमध्ये अयशस्वी झालेल्या आभासी कार्यांची संख्या मुद्रित करेल.
    इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १7. नवीन टर्मिनलमध्ये, lspci –d 1172 चालवा: | grep -c "Altera" कमांड PFs आणि VFs च्या गणनेची पडताळणी करण्यासाठी. अपेक्षित परिणाम म्हणजे भौतिक कार्यांची संख्या आणि आभासी कार्यांची संख्या.

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampले - १

PCI एक्सप्रेस डिझाइनसाठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपी

Example वापरकर्ता मार्गदर्शक संग्रहण

इंटेल क्वार्टस प्राइम आवृत्ती वापरकर्ता मार्गदर्शक
21.2 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक
20.3 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक
20.2 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक
20.1 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक
19.4 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक
19.1.1 PCI एक्सप्रेस डिझाईन माजी साठी पी-टाइल एव्हलॉन स्ट्रीमिंग आयपीampवापरकर्ता मार्गदर्शक

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
आयएसओ
१६:१०
नोंदणीकृत

Intel P-Tile Avalon साठी दस्तऐवज पुनरावृत्ती इतिहास

PCIe डिझाईन उदा साठी स्ट्रीमिंग हार्ड आयपीampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
2021.10.04 21.3 6.0.0 SR-IOV डिझाइन एक्ससाठी समर्थित कॉन्फिगरेशन बदललेampसिंगल रूट I/O व्हर्च्युअलायझेशन (SR-IOV) डिझाइन एक्स साठी कार्यात्मक वर्णनामध्ये Gen3 x16 EP आणि Gen4 x16 EP पासून Gen3 x8 EP आणि Gen4 x8 EP पर्यंतampले विभाग.
इंटेल स्ट्रॅटिक्स 10 डीएक्स पी-टाइल प्रोडक्शन एफपीजीए डेव्हलपमेंट किटसाठी डिझाइन एक्स तयार करण्यासाठी समर्थन जोडलेampले विभाग.
2021.07.01 21.2 5.0.0 PIO आणि SR-IOV डिझाइन माजी साठी सिम्युलेशन वेव्हफॉर्म्स काढलेampडिझाईनचे अनुकरण करणे या विभागातील lesampले
विभागात BDF प्रदर्शित करण्यासाठी कमांड अद्यतनित केली
पीआयओ डिझाइन चालवणे उदाampले
2020.10.05 20.3 3.1.0 एव्हलॉन स्ट्रीमिंग डिझाइन माजी पासून नोंदणी विभाग काढलाamples कडे कोणतेही नियंत्रण रजिस्टर नाही.
2020.07.10 20.2 3.0.0 डिझाईन साठी सिम्युलेशन वेव्हफॉर्म, चाचणी केस वर्णन आणि चाचणी परिणाम वर्णन जोडलेampलेस
मॉडेलसिम सिम्युलेटरसाठी सिम्युलेटिंग द डिझाइन एक्समध्ये सिम्युलेशन सूचना जोडल्याampले विभाग.
2020.05.07 20.1 2.0.0 दस्तऐवज शीर्षक इंटेल FPGA P-Tile Avalon स्ट्रीमिंग IP वर PCI एक्सप्रेस डिझाइन एक्स साठी अपडेट केलेampनवीन कायदेशीर नामकरण मार्गदर्शक तत्त्वे पूर्ण करण्यासाठी वापरकर्ता मार्गदर्शक.
VCS इंटरएक्टिव्ह मोड सिम्युलेशन कमांड अपडेट केली.
2019.12.16 19.4 1.1.0 SR-IOV डिझाइन जोडले आहेampवर्णन.
2019.11.13 19.3 1.0.0 समर्थित कॉन्फिगरेशनच्या सूचीमध्ये Gen4 x8 एंडपॉइंट आणि Gen3 x8 एंडपॉइंट जोडले.
2019.05.03 19.1.1 1.0.0 प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
आयएसओ
१६:१०
नोंदणीकृत

इंटेल लोगोSYMBOL ऑनलाइन आवृत्ती
इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Example - चिन्ह अभिप्राय पाठवा
ID: 683038
UG-20234
आवृत्ती: 2021.10.04

कागदपत्रे / संसाधने

इंटेल FPGA P-Tile Avalon Streaming IP for PCI Express Design Example [pdf] वापरकर्ता मार्गदर्शक
FPGA P-Tile, Avalon Streaming IP for PCI Express Design Example, FPGA P-Tile Avalon Streaming IP for PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *