intel F-Tile Interlaken FPGA IPDesign Exampवापरकर्ता मार्गदर्शक
Intel® Quartus® Prime Design Suite साठी अपडेट केलेले: 21.4
IP आवृत्ती: 3.1.0
1. द्रुत प्रारंभ मार्गदर्शक
F-Tile Interlaken Intel® FPGA IP कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन प्रदान करतोample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileडिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
टेस्टबेंच आणि डिझाइन माजीample F-टाइल उपकरणांसाठी NRZ आणि PAM4 मोडला समर्थन देते.
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर डिझाइन एक्स व्युत्पन्न करतेampलेनची संख्या आणि डेटा दरांच्या खालील समर्थित संयोजनांसाठी les.
तक्ता 1. लेनची संख्या आणि डेटा दरांचे IP समर्थित संयोजन
Intel Quartus® Prime Pro Edition सॉफ्टवेअर आवृत्ती 21.4 मध्ये खालील संयोजन समर्थित आहेत. सर्व
इंटेल क्वार्टस प्राइम प्रो एडिशनच्या भविष्यातील आवृत्तीमध्ये इतर संयोजनांना समर्थन दिले जाईल.
आकृती 1. डिझाइनसाठी विकासाचे टप्पे उदाample
(१) हा प्रकार इंटरलेकन लुक-साइड मोडला सपोर्ट करतो.
(2) 10-लेन कॉन्फिगरेशन डिझाइनसाठी, चॅनेल स्क्यू कमी करण्यासाठी बॉन्डेड ट्रान्सीव्हर क्लॉकिंग सक्षम करण्यासाठी F-टाइलला TX PMA च्या 12 लेनची आवश्यकता आहे.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर डिझाइन माजीample खालील वैशिष्ट्यांना समर्थन देते:
- अंतर्गत TX ते RX सीरियल लूपबॅक मोड
- निश्चित आकाराचे पॅकेट स्वयंचलितपणे व्युत्पन्न करते
- मूलभूत पॅकेट तपासणी क्षमता
- री-चाचणी हेतूसाठी डिझाइन रीसेट करण्यासाठी सिस्टम कन्सोल वापरण्याची क्षमता
आकृती 2. उच्च-स्तरीय ब्लॉक आकृती
संबंधित माहिती
- F-Tile Interlaken Intel FPGA IP वापरकर्ता मार्गदर्शक
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी रिलीझ नोट्स
१.१. हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 21.4
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरसह सिस्टम कन्सोल उपलब्ध आहे
- समर्थित सिम्युलेटर:
- Synopsys* VCS*
- सिनोप्सी व्हीसीएस एमएक्स
— सीमेन्स* EDA मॉडेलसिम* SE किंवा Questa*
- कॅडन्स * एक्सेलियम * - Intel Agilex™ I-Series Transceiver-SoC डेव्हलपमेंट किट
१.२. डिझाइन तयार करणे
आकृती 3. प्रक्रिया
डिझाइन एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ नवीन इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड किंवा क्लिक करा File ➤ विद्यमान इंटेल क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
- डिव्हाइस फॅमिली Agilex निर्दिष्ट करा आणि तुमच्या डिझाइनसाठी F-Tile असलेले डिव्हाइस निवडा.
- IP कॅटलॉगमध्ये, F-Tile Interlaken Intel FPGA IP शोधा आणि डबल-क्लिक करा. नवीन आयपी व्हेरिएंट विंडो दिसेल.
- उच्च-स्तरीय नाव निर्दिष्ट करा तुमच्या सानुकूल IP भिन्नतेसाठी. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
- ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
आकृती 4. उदाampले डिझाईन टॅब
6. IP टॅबवर, तुमच्या IP कोर भिन्नतेसाठी पॅरामीटर्स निर्दिष्ट करा.
7. माजी वरampले डिझाईन टॅबवर, टेस्टबेंच व्युत्पन्न करण्यासाठी सिम्युलेशन पर्याय निवडा. हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस पर्याय निवडाampले डिझाइन एक्स व्युत्पन्न करण्यासाठी तुम्ही सिम्युलेशन आणि सिंथेसिस पर्यायांपैकी किमान एक निवडणे आवश्यक आहेampले
8. व्युत्पन्न HDL फॉरमॅटसाठी, Verilog आणि VHDL दोन्ही पर्याय उपलब्ध आहेत.
9. लक्ष्य विकास किटसाठी, Agilex I-Series Transceiver-SOC विकास किट निवडा.
टीप: जेव्हा तुम्ही डेव्हलपमेंट किट पर्याय निवडता, तेव्हा पिन असाइनमेंट Intel Agilex I-Series Transceiver-SoC डेव्हलपमेंट किट डिव्हाइस भाग क्रमांक (AGIB027R31B1E2VR0) नुसार सेट केल्या जातात आणि तुमच्या निवडलेल्या डिव्हाइसपेक्षा भिन्न असू शकतात. जर तुम्हाला वेगळ्या PCB वर हार्डवेअरवर डिझाइनची चाचणी घ्यायची असेल, तर नो डेव्हलपमेंट किट पर्याय निवडा आणि .qsf मध्ये योग्य पिन असाइनमेंट करा. file
10. जनरेट एक्स क्लिक कराampले डिझाइन. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
11. जर तुम्हाला डिझाईनमध्ये बदल करायचा असेल तर माजीample निर्देशिका पथ किंवा डिफॉल्टमधून नाव प्रदर्शित केले आहे (ilk_f_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराample निर्देशिका नाव.
12. ओके क्लिक करा.
टीप: एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइनमध्ये माजीample, एक SystemPLL आपोआप इन्स्टंट केले जाते, आणि F-Tile Interlaken Intel FPGA IP कोरशी कनेक्ट केले जाते. डिझाइनमधील SystemPLL पदानुक्रम मार्ग उदाample आहे:
example_design.test_env_inst.test_dut.dut.pll
डिझाईनमधील SystemPLL उदाample ट्रान्सीव्हर सारखेच 156.26 MHz संदर्भ घड्याळ शेअर करते.
२.१. निर्देशिका संरचना
F-Tile Interlaken Intel FPGA IP कोर खालील गोष्टी व्युत्पन्न करते fileडिझाइनसाठी एस
exampले:
आकृती 5. निर्देशिका संरचना
तक्ता 2. हार्डवेअर डिझाइन उदाample File वर्णने
या files मध्ये आहेतample_installation_dir>/ilk_f_0_example_design निर्देशिका.
तक्ता 3. टेस्टबेंच File वर्णन
या file च्या आत आहेample_installation_dir>/ilk_f_0_example_design/example_design/rtl निर्देशिका.
तक्ता 4. टेस्टबेंच स्क्रिप्ट्स
या files मध्ये आहेतample_installation_dir>/ilk_f_0_example_design/example_design/testbench निर्देशिका.
२.३. डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच
आकृती 6. प्रक्रिया
टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:
- कमांड प्रॉम्प्टवर, testbench सिम्युलेशन निर्देशिकेत बदला. निर्देशिका पथ आहेample_installation_dir>/उदाample_design/testbench.
- तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. तुमच्या स्क्रिप्टने सिम्युलेशन पूर्ण झाल्यानंतर SOP आणि EOP संख्या जुळत असल्याचे तपासले पाहिजे.
तक्ता 5. सिम्युलेशन रन करण्यासाठी पायऱ्या
3. परिणामांचे विश्लेषण करा. यशस्वी सिम्युलेशन पॅकेट पाठवते आणि प्राप्त करते आणि "चाचणी उत्तीर्ण" दर्शवते.
डिझाइनसाठी टेस्टबेंच माजीample खालील कार्ये पूर्ण करते:
- F-Tile Interlaken Intel FPGA IP कोर इन्स्टंट करते.
- PHY स्थिती मुद्रित करते.
- मेटाफ्रेम सिंक्रोनाइझेशन (SYNC_LOCK) आणि शब्द (ब्लॉक) सीमा तपासते
(WORD_LOCK). - वैयक्तिक लेन लॉक आणि संरेखित होण्याची प्रतीक्षा करते.
- पॅकेट्स पाठवणे सुरू होते.
- पॅकेट आकडेवारी तपासते:
— CRC24 त्रुटी
- SOPs
- EOPs
खालील एसample आउटपुट यशस्वी सिम्युलेशन चाचणी रन दर्शवते:
टीप: इंटरलेकन डिझाइन माजीample simulation testbench 100 पॅकेट पाठवते आणि 100 पॅकेट प्राप्त करते.
खालील एसample आउटपुट इंटरलेकन लुक-साइड मोडसाठी यशस्वी सिम्युलेशन चाचणीचे वर्णन करते:
1.5. हार्डवेअर डिझाइन संकलित आणि कॉन्फिगर करणे उदाample
- माजी खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडाample_installation_dir>/उदाample_design.qpf>.
- वर प्रक्रिया करत आहे मेनू, क्लिक करा संकलन सुरू करा.
- यशस्वी संकलनानंतर .sof file तुमच्या निर्दिष्ट निर्देशिकेत उपलब्ध आहे.
हार्डवेअर एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampएफ-टाइलसह इंटेल एजिलेक्स डिव्हाइसवर le डिझाइन:
a डेव्हलपमेंट किट होस्ट संगणकाशी कनेक्ट करा.
b घड्याळ नियंत्रण अनुप्रयोग लाँच करा, जो विकास किटचा भाग आहे. डिझाईन माजी साठी नवीन फ्रिक्वेन्सी सेट कराampखालीलप्रमाणे:
• NRZ मोडसाठी:
— Si5391 (U18), OUT0: तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(3) च्या मूल्यावर सेट करा.
• PAM मोडसाठी:
— Si5391 (U45), OUT1: तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(3) च्या मूल्यावर सेट करा.
— Si5391 (U19), OUT1: तुमच्या डिझाइनच्या गरजेनुसार mac_pll_ref_clk(3) च्या मूल्यावर सेट करा. c क्लिक करा टूल्स ➤ प्रोग्रामर ➤ हार्डवेअर सेटअप.
d प्रोग्रामिंग डिव्हाइस निवडा. Intel Agilex I-Series Transceiver-SoC डेव्हलपमेंट किट जोडा.
e याची खात्री करा मोड वर सेट केले आहे JTAG.
f Intel Agilex I-Series डिव्हाइस निवडा आणि क्लिक करा डिव्हाइस जोडा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा आकृती दाखवतो.
g साठी बॉक्स चेक करा.sof.
h मध्ये बॉक्स चेक करा प्रोग्राम/कॉन्फिगर करा स्तंभ
i क्लिक करा सुरू करा.
१.६. हार्डवेअर डिझाइनची चाचणी करणे उदाample
आपण एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन संकलित केल्यानंतरample आणि तुमचे डिव्हाइस कॉन्फिगर करा, तुम्ही IP कोर आणि त्याची नोंदणी प्रोग्राम करण्यासाठी सिस्टम कन्सोल वापरू शकता.
सिस्टम कन्सोल आणण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी या चरणांचे अनुसरण कराampले:
- CRC32, CRC24 आणि तपासकांसाठी कोणत्याही त्रुटी नाहीत.
- प्रसारित एसओपी आणि ईओपी प्राप्त झालेल्या एसओपी आणि ईओपीशी जुळले पाहिजेत.
खालील एसample आउटपुट इंटरलेकन मोडमध्ये यशस्वी चाचणीचे वर्णन करते:
खालील एसample आउटपुट इंटरलेकन लुकसाइड मोडमध्ये यशस्वी चाचणीचे वर्णन करते:
2. डिझाईन उदाample वर्णन
डिझाइन माजीample इंटरलेकन आयपी कोरची कार्यक्षमता दाखवते.
2.1. डिझाईन उदाample घटक
माजीample डिझाइन सिस्टम आणि पीएलएल संदर्भ घड्याळे आणि आवश्यक डिझाइन घटक जोडते. माजीample डिझाइन अंतर्गत लूपबॅक मोडमध्ये IP कोर कॉन्फिगर करते आणि IP कोर TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर पॅकेट तयार करते. आयपी कोर हे पॅकेट ट्रान्सीव्हरद्वारे अंतर्गत लूपबॅक मार्गावर पाठवते.
आयपी कोर रिसीव्हरला लूपबॅक मार्गावर पॅकेट्स प्राप्त झाल्यानंतर, ते इंटरलेकन पॅकेट्सवर प्रक्रिया करते आणि त्यांना RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्रसारित करते. माजीampले डिझाईन तपासते की पॅकेट मिळाले आणि प्रसारित झाले.
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी डिझाइन उदाample मध्ये खालील घटक समाविष्ट आहेत:
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी कोर
- पॅकेट जनरेटर आणि पॅकेट तपासक
- एफ-टाइल संदर्भ आणि सिस्टम पीएलएल घड्याळे इंटेल एफपीजीए आयपी कोर
2.2. डिझाईन उदाample प्रवाह
एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी हार्डवेअर डिझाइन माजीample खालील चरण पूर्ण करते:
- एफ-टाइल इंटरलेकन इंटेल एफपीजीए आयपी आणि एफ-टाइल रीसेट करा.
- इंटरलेकन आयपी (सिस्टम रीसेट) आणि एफ-टाइल TX (tile_tx_rst_n) वर रीसेट सोडा.
- अंतर्गत लूपबॅक मोडमध्ये F-tile Interlaken Intel FPGA IP कॉन्फिगर करते.
- F-tile RX (tile_rx_rst_n) चा रीसेट सोडा.
- आयपी कोरच्या TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसला पेलोडमधील पूर्वनिर्धारित डेटासह इंटरलेकन पॅकेटचा प्रवाह पाठवते.
- प्राप्त पॅकेट तपासतो आणि स्थितीचा अहवाल देतो. पॅकेट चेकर हार्डवेअर डिझाइनमध्ये समाविष्ट आहेample खालील मूलभूत पॅकेट तपासणी क्षमता प्रदान करते:
• प्रसारित पॅकेट क्रम योग्य असल्याचे तपासा.
• डेटा प्रसारित आणि प्राप्त होत असताना पॅकेटची सुरुवात (SOP) आणि पॅकेटची समाप्ती (EOP) संख्या संरेखित केली आहे हे सुनिश्चित करून प्राप्त डेटा अपेक्षित मूल्यांशी जुळतो याची तपासणी करते.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
२.३. इंटरफेस सिग्नल
तक्ता 6. डिझाईन उदाampले इंटरफेस सिग्नल
२.४. नकाशा नोंदणी करा
टीप:
- डिझाईन माजीample रजिस्टर पत्ता 0x20** ने सुरू होतो तर इंटरलेकन IP कोर रजिस्टर पत्ता 0x10** ने सुरू होतो.
- F-tile PHY रजिस्टर पत्ता 0x30** ने सुरू होतो तर F-tile FEC रजिस्टर पत्ता 0x40** ने सुरू होतो. FEC रजिस्टर फक्त PAM4 मोडमध्ये उपलब्ध आहे.
- प्रवेश कोड: RO—रीड ओन्ली, आणि RW—वाचा/लिहा.
- सिस्टम कन्सोल डिझाईन वाचतेample नोंदणी करते आणि स्क्रीनवर चाचणी स्थितीचा अहवाल देते.
तक्ता 7. डिझाईन उदाample नोंदणी नकाशा
तक्ता 8. डिझाईन उदाample नोंदणी नकाशा इंटरलेकन लुक-साइड डिझाइन उदाample
तुम्ही डिझाईन तयार करता तेव्हा हा रजिस्टर नकाशा वापराample सह इंटरलेकन लुक-साइड मोड पॅरामीटर सक्षम करा.
2.5. रीसेट करा
F-Tile Interlaken Intel FPGA IP कोरमध्ये, तुम्ही रीसेट सुरू करा (reset_n=0) आणि जोपर्यंत IP कोर रीसेट पावती देत नाही तोपर्यंत धरून ठेवा (reset_ack_n=0). रीसेट काढून टाकल्यानंतर (reset_n=1), रीसेट पावती त्याच्या प्रारंभिक स्थितीकडे परत येते (reset_ack_n=1). डिझाइनमध्ये माजीample, rst_ack_sticky रजिस्टरमध्ये रीसेट पावती प्रतिपादन असते आणि नंतर रीसेट (reset_n=1) काढून टाकण्यास ट्रिगर करते. तुम्ही तुमच्या डिझाइनच्या गरजेनुसार पर्यायी पद्धती वापरू शकता.
महत्त्वाचे: कोणत्याही परिस्थितीत जेथे अंतर्गत सीरियल लूपबॅक आवश्यक आहे, तुम्ही विशिष्ट क्रमाने F-टाईलचे TX आणि RX स्वतंत्रपणे सोडले पाहिजेत. अधिक माहितीसाठी सिस्टम कन्सोल स्क्रिप्टचा संदर्भ घ्या.
आकृती 7. NRZ मोडमध्ये अनुक्रम रीसेट करा
आकृती 8. PAM4 मोडमध्ये अनुक्रम रीसेट करा
3. F-Tile Interlaken Intel FPGA IP Design Example वापरकर्ता मार्गदर्शक संग्रहण
IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.
4. F-Tile Interlaken Intel FPGA IP Design Ex. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या एफपीजीए आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनाची हमी देतो
इंटेलच्या मानक वॉरंटीनुसार तपशील, परंतु कोणत्याही उत्पादनात आणि सेवांमध्ये कोणत्याही वेळी सूचना न देता बदल करण्याचा अधिकार राखून ठेवतो. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो.
या मॅन्युअलबद्दल अधिक वाचा आणि PDF डाउनलोड करा:
कागदपत्रे / संसाधने
 |
intel F-Tile Interlaken FPGA IPDesign Example [pdf] वापरकर्ता मार्गदर्शक F-Tile Interlaken FPGA IPDesign Example |
