सामग्री लपवा
1 लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइन उदाample
2 द्रुत प्रारंभ मार्गदर्शक
2.1 डिझाइन तयार करणे उदाample
3 डिझाईन माजीampले पॅरामीटर्स
3.1 उदा. मधील पॅरामीटर्सampले डिझाईन टॅब
4 डिझाईन माजीample वर्णन
4.1 वैशिष्ट्ये
4.2 अनुकरण
4.3 लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदाample नोंदणी
5 लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक
6 कागदपत्रे / संसाधने
6.1 संदर्भ
7 संबंधित पोस्ट

इंटेल-लोगो

लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइन उदाample

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-PRODUCT

द्रुत प्रारंभ मार्गदर्शक

लो लेटेंसी ई-टाइल ४०जी इथरनेट इंटेल® एफपीजीए आयपी कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन प्रदान करतेample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीampतर, Intel Quartus® Prime IP पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे. याव्यतिरिक्त, तुम्ही इंटरऑपरेटिव्ह चाचणीसाठी इंटेल डिव्हाइस-विशिष्ट विकास किटवर संकलित हार्डवेअर डिझाइन डाउनलोड करू शकता. इंटेल एफपीजीए आयपीमध्ये केवळ-संकलन एक्स समाविष्ट आहेample प्रोजेक्ट ज्याचा वापर तुम्ही IP कोर क्षेत्र आणि वेळेचा द्रुतपणे अंदाज लावण्यासाठी करू शकता. लो लेटेंसी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाईन एक्स सपोर्ट करतेampपॅरामीटर्सच्या विस्तृत श्रेणीसह le जनरेशन. तथापि, डिझाइन माजीamples लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP कोअरचे सर्व संभाव्य पॅरामीटरायझेशन कव्हर करत नाही.

डिझाईनसाठी विकासाची पायरी उदाample

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-1

संबंधित माहिती

  • लो लेटेंसी ई-टाइल 40G इथरनेट इंटेल FPGA IP वापरकर्ता मार्गदर्शक
    लो लेटन्सी ई-टाइल 40G इथरनेट IP वर तपशीलवार माहितीसाठी.
  • लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP रिलीज नोट्स
    आयपी रिलीझ नोट्सची यादी एका विशिष्ट प्रकाशनात आयपी बदलते.
डिझाइन तयार करणे उदाample

कार्यपद्धती

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-2

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो. इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

Exampलो लेटन्सी ई-टाइल 40G इथरनेट पॅरामीटर एडिटरमध्ये le डिझाइन टॅब
डिझाइन एक्स व्युत्पन्न करण्यासाठी स्ट्रॅटिक्स 10 TX ई-टाइल ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडाampLe Intel Stratix® 10 उपकरणांसाठी. डिझाईन एक्स व्युत्पन्न करण्यासाठी Agilex F-series Transceiver-SoC डेव्हलपमेंट किट निवडाampLe Intel Agilex™ उपकरणांसाठी.

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-3

हार्डवेअर डिझाइन एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench:

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ नवीन प्रोजेक्ट विझार्ड
    नवीन इंटेल क्वार्टस प्राइम प्रकल्प तयार करण्यासाठी, किंवा File ➤ विद्यमान इंटेल क्वार्टस प्राइम सॉफ्टवेअर प्रोजेक्ट उघडण्यासाठी ओपन प्रोजेक्ट. विझार्ड तुम्हाला डिव्हाइस कुटुंब आणि डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
    नोंद: डिझाइन माजीample लक्ष्य बोर्डवरील डिव्हाइससह निवड अधिलिखित करते. तुम्ही डिझाईन एक्सच्या मेनूमधून लक्ष्य बोर्ड निर्दिष्ट कराampमाजी मध्ये le पर्यायample डिझाइन टॅब (चरण 8).
  2. IP कॅटलॉगमध्ये, लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP शोधा आणि निवडा. नवीन IP भिन्नता विंडो दिसेल.
  3. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. इंटेल क्वार्टस प्राइम आयपी पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
  4. ओके क्लिक करा. आयपी पॅरामीटर एडिटर दिसेल.
  5. आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
    नोंद: कमी लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइन माजीample योग्यरित्या अनुकरण करत नाही आणि आपण खालीलपैकी कोणतेही पॅरामीटर निर्दिष्ट केल्यास ते योग्यरित्या कार्य करत नाही:
    1. प्रस्तावना पास-थ्रू चालू सक्षम करा
    2. तयार विलंबता 3 च्या मूल्यावर सेट केली आहे
    3. TX CRC समाविष्ट करणे सक्षम करा बंद
  6. माजी वरample डिझाइन टॅब, उदाampले डिझाइन Files, टेस्टबेंच व्युत्पन्न करण्यासाठी सिम्युलेशन पर्याय सक्षम करा आणि केवळ-संकलन आणि हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस पर्याय निवडाampलेस
    नोंद: माजी वरample Design टॅब, व्युत्पन्न एचडीएल फॉरमॅट अंतर्गत, फक्त व्हेरिलॉग एचडीएल उपलब्ध आहे. हा IP कोर VHDL ला सपोर्ट करत नाही.
  7. टार्गेट डेव्हलपमेंट किट अंतर्गत Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit किंवा Agilex F-Series Transceiver-SoC डेव्हलपमेंट किट निवडा.
    नोंद: तुम्ही निवडलेले डेव्हलपमेंट किट स्टेपमधील डिव्हाइस निवड ओव्हरराइट करते
    1. इंटेल स्ट्रॅटिक्स 10 ई-टाइल लक्ष्य डिव्हाइस 1SG280LU3F50E3VGS1 आहे.
    2. Intel Agilex E-tile डिव्हाइसचे लक्ष्य AGFB014R24A2E2VR0 आहे.
  8. Generate Ex वर क्लिक कराampले डिझाईन बटण. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
  9. जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्टमधून नाव प्रदर्शित केले आहे (alt_e40c3_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराampले डिरेक्टरी नाव (ample_dir>).
  10. ओके क्लिक करा.

संबंधित माहिती

  • आयपी कोर पॅरामीटर्स
    तुमचा IP कोर सानुकूल करण्याबद्दल अधिक माहिती प्रदान करते.
  • इंटेल स्ट्रॅटिक्स 10 ई-टाइल TX सिग्नल इंटिग्रिटी डेव्हलपमेंट किट
  • इंटेल एजिलेक्स एफ-सीरीज एफपीजीए डेव्हलपमेंट किट

डिझाईन माजीampले पॅरामीटर्स

उदा. मधील पॅरामीटर्सampले डिझाईन टॅब
पॅरामीटर वर्णन
डिझाइन निवडा उपलब्ध माजीample IP पॅरामीटर सेटिंग्जसाठी डिझाइन. जेव्हा तुम्ही प्रीसेट लायब्ररीमधून एखादे डिझाइन निवडता, तेव्हा हे फील्ड निवडलेले डिझाइन दाखवते.
Exampले डिझाइन Files द files विविध विकास टप्प्यासाठी व्युत्पन्न करण्यासाठी.

•    अनुकरण- आवश्यक व्युत्पन्न करते fileमाजी अनुकरण करण्यासाठी sampले डिझाइन.

•    संश्लेषण- संश्लेषण निर्माण करते files ह्यांचा वापर करा fileहार्डवेअर चाचणीसाठी इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये डिझाइन संकलित करणे आणि स्थिर वेळेचे विश्लेषण करणे.
निर्माण करा File स्वरूप RTL चे स्वरूप fileसिम्युलेशनसाठी s — व्हेरिलॉग किंवा VHDL.
बोर्ड निवडा डिझाइन अंमलबजावणीसाठी समर्थित हार्डवेअर. जेव्हा तुम्ही इंटेल डेव्हलपमेंट बोर्ड निवडता, तेव्हा लक्ष्य डिव्हाइस डेव्हलपमेंट किटवरील उपकरणाशी जुळणारे आहे.

हा मेनू उपलब्ध नसल्यास, तुम्ही निवडलेल्या पर्यायांसाठी कोणताही सपोर्टेड बोर्ड नाही.

एजिलेक्स एफ-सिरीज ट्रान्ससीव्हर-एसओसी डेव्हलपमेंट किट: हा पर्याय तुम्हाला डिझाईन एक्स चाचणी करण्याची परवानगी देतोampनिवडलेल्या इंटेल एफपीजीए आयपी डेव्हलपमेंट किटवर. हा पर्याय आपोआप निवडतो लक्ष्य डिव्हाइस AGFB014R24A2E2VR0 चा. तुमच्या बोर्ड रिव्हिजनमध्ये भिन्न डिव्हाइस ग्रेड असल्यास, तुम्ही लक्ष्य डिव्हाइस बदलू शकता.
चालू ठेवले…
पॅरामीटर वर्णन
  स्ट्रॅटिक्स 10 TX ई-टाइल ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट: हा पर्याय तुम्हाला डिझाईन एक्स चाचणी करण्याची परवानगी देतोampनिवडलेल्या इंटेल एफपीजीए आयपी डेव्हलपमेंट किटवर. हा पर्याय आपोआप निवडतो लक्ष्य डिव्हाइस 1ST280EY2F55E2VG चा. तुमच्या बोर्ड रिव्हिजनमध्ये भिन्न डिव्हाइस ग्रेड असल्यास, तुम्ही लक्ष्य डिव्हाइस बदलू शकता.

काहीही नाही: हा पर्याय डिझाइन एक्ससाठी हार्डवेअर पैलू वगळतोampले

निर्देशिका संरचना
लो लेटन्सी ई-टाइल 40G इथरनेट आयपी कोर डिझाइन उदाample file डिरेक्टरीमध्ये खालील व्युत्पन्न केलेले असतात files डिझाइन माजीampले

व्युत्पन्न केलेल्या डिझाईनसाठी डिरेक्टरी स्ट्रक्चर उदाample

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-4

  • अनुकरण files (केवळ सिम्युलेशनसाठी टेस्टबेंच) मध्ये स्थित आहेतample_dir>/उदाample_testbench.
  • संकलन-केवळ माजीample डिझाइन मध्ये स्थित आहेample_dir>/ compilation_test_design.
  • हार्डवेअर कॉन्फिगरेशन आणि चाचणी files (हार्डवेअर डिझाइन उदाample) मध्ये स्थित आहेतample_dir>/hardware_test_design

निर्देशिका आणि File वर्णने

File नावे वर्णन
eth_ex_40g.qpf इंटेल क्वार्टस प्राइम प्रकल्प file.
eth_ex_40g.qsf इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग्ज file.
चालू ठेवले…
File नावे वर्णन
eth_ex_40g.sdc Synopsys* डिझाइन मर्यादा file. आपण हे कॉपी आणि सुधारित करू शकता file तुमच्या स्वतःच्या लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइनसाठी.
eth_ex_40g.srf इंटेल क्वार्टस प्राइम प्रोजेक्ट मेसेज सप्रेशन नियम file.
eth_ex_40g.v उच्च-स्तरीय व्हेरिलॉग एचडीएल डिझाइन उदाample file.
eth_ex_40g_clock.sdc Synopsys डिझाइन मर्यादा file घड्याळांसाठी.
सामान्य/ हार्डवेअर डिझाइन उदाampले समर्थन files.
hwtest/main.tcl मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी.

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच
तुम्ही कमांड प्रॉम्प्टवरून सिम्युलेशन स्क्रिप्ट चालवून डिझाइनचे संकलन आणि अनुकरण करू शकता.

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-5

  1. कमांड प्रॉम्प्टवर, कार्यरत निर्देशिका बदलाample_dir>/उदाample_testbench.
  2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते

टेस्टबेंचचे अनुकरण करण्याच्या सूचना

सिम्युलेटर सूचना
मॉडेलसिम* कमांड लाइनमध्ये, vsim -do run_vsim.do टाइप करा.

तुम्ही मॉडेलसिम GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, vsim -c -do run_vsim.do टाइप करा.

टीप: मॉडेलसिम-एई आणि मॉडेलसिम-एएसई सिम्युलेटर या आयपी कोरचे अनुकरण करू शकत नाहीत. तुम्ही दुसरे समर्थित मॉडेलसिम सिम्युलेटर जसे की ModelSim SE वापरणे आवश्यक आहे.
VCS* कमांड लाइनमध्ये sh run_vcs.sh टाइप करा
VCS MX कमांड लाइनमध्ये, sh run_vcsmx.sh टाइप करा.

जेव्हा डिझाइनमध्ये व्हेरिलॉग HDL आणि VHDL सह सिस्टम व्हेरिलॉग असेल तेव्हा ही स्क्रिप्ट वापरा.
NCSim कमांड लाइनमध्ये sh run_ncsim.sh टाइप करा
एक्सेलियम* कमांड लाइनमध्ये sh run_xcelium.sh टाइप करा

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते: सिम्युलेशन उत्तीर्ण. किंवा टेस्टबेंच पूर्ण. यशस्वीरित्या पूर्ण झाल्यानंतर, आपण परिणामांचे विश्लेषण करू शकता.

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le
इंटेल FPGA IP कोर पॅरामीटर एडिटर तुम्हाला डिझाईन एक्स कंपाइल आणि कॉन्फिगर करण्याची परवानगी देतोampलक्ष्य विकास किट वर

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-6

डिझाइन संकलित आणि कॉन्फिगर करण्यासाठी उदाampहार्डवेअरवर, या चरणांचे अनुसरण करा:

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर लाँच करा आणि डिझाइन संकलित करण्यासाठी प्रोसेसिंग ➤ प्रारंभ संकलन निवडा.
  2. तुम्ही SRAM ऑब्जेक्ट व्युत्पन्न केल्यानंतर file .sof, हार्डवेअर डिझाइन एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल डिव्हाइसवर le:
    1. टूल्स ➤ प्रोग्रामर निवडा.
    2. प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
    3. प्रोग्रामिंग डिव्हाइस निवडा.
    4. तुमच्या Intel Quartus Prime Pro Edition सत्रात Intel TX बोर्ड निवडा आणि जोडा.
    5. मोड J वर सेट केल्याची खात्री कराTAG.
    6. इंटेल डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
    7. तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
    8. .sof साठी प्रोग्राम/कॉन्फिगर पर्याय चालू करा.
    9. प्रारंभ क्लिक करा.

संबंधित माहिती

  • श्रेणीबद्ध आणि टीम-आधारित डिझाइनसाठी वाढीव संकलन
  • प्रोग्रामिंग इंटेल FPGA डिव्हाइसेस

हार्डवेअर डिझाईनमधील लक्ष्य उपकरण बदलणे उदाample
तुम्ही तुमचे लक्ष्य उपकरण म्हणून स्ट्रॅटिक्स 10 TX ई-टाइल ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडले असल्यास, लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP कोर हार्डवेअर एक्स व्युत्पन्न करते.ampलक्ष्य डिव्हाइस 1ST280EY2F55E2VG साठी le डिझाइन. तुम्ही तुमचे लक्ष्य साधन म्हणून Agilex F-series Transceiver-SoC डेव्हलपमेंट किट निवडले असल्यास, लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP कोर हार्डवेअर एक्स व्युत्पन्न करतेampलक्ष्य डिव्हाइस AGFB014R24A2E2VR0 साठी le डिझाइन. निर्दिष्ट लक्ष्य डिव्हाइस तुमच्या डेव्हलपमेंट किटवरील डिव्हाइसपेक्षा वेगळे असू शकते. आपल्या हार्डवेअर डिझाइनमध्ये लक्ष्य डिव्हाइस बदलण्यासाठी माजीampनंतर, या चरणांचे अनुसरण करा:

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर लाँच करा आणि हार्डवेअर चाचणी प्रकल्प उघडा file /hardware_test_design/eth_ex_40g.qpf.
  2. असाइनमेंट मेनूवर, डिव्हाइस क्लिक करा. डिव्हाइस डायलॉग बॉक्स दिसेल.
  3. डिव्हाइस डायलॉग बॉक्समध्ये, तुमच्या डेव्हलपमेंट किटवरील डिव्हाइस भाग क्रमांकाशी जुळणारे ई-टाइल आधारित लक्ष्य डिव्हाइस टेबल निवडा. इंटेलवरील डेव्हलपमेंट किट लिंकचा संदर्भ घ्या webअधिक माहितीसाठी साइट.
  4. खालील चित्रात दाखवल्याप्रमाणे तुम्ही एखादे साधन निवडता तेव्हा एक प्रॉम्प्ट दिसून येतो. व्युत्पन्न केलेल्या पिन असाइनमेंट आणि I/O असाइनमेंट जतन करण्यासाठी नाही निवडा.
    डिव्हाइस निवडीसाठी इंटेल क्वार्टस प्राइम प्रॉम्प्टलो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-7
  5. आपल्या डिझाइनचे संपूर्ण संकलन करा.

तुम्ही आता तुमच्या हार्डवेअरवर डिझाइनची चाचणी घेऊ शकता.

संबंधित माहिती

  • इंटेल स्ट्रॅटिक्स 10 ई-टाइल TX सिग्नल इंटिग्रिटी डेव्हलपमेंट किट
  • इंटेल एजिलेक्स एफ-सीरीज एफपीजीए डेव्हलपमेंट किट

हार्डवेअरमध्ये लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल एफपीजीए आयपी डिझाइनची चाचणी करत आहे
तुम्ही लो लेटन्सी ई-टाइल ४०जी इथरनेट इंटेल एफपीजीए आयपी कोर डिझाइन संकलित केल्यानंतरample आणि ते तुमच्या इंटेल डिव्हाइसवर कॉन्फिगर करा, तुम्ही IP कोर आणि त्याच्या एम्बेडेड नेटिव्ह PHY IP कोर रजिस्टर्स प्रोग्राम करण्यासाठी सिस्टम कन्सोल वापरू शकता. सिस्टम कन्सोल चालू करण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, सिस्टम कन्सोल लाँच करण्यासाठी टूल्स ➤ सिस्टम डीबगिंग टूल्स ➤ सिस्टम कन्सोल निवडा.
  2. Tcl कन्सोल उपखंडात, /hardware_test_design/hwtest मध्ये निर्देशिका बदलण्यासाठी cd hwtest टाइप करा.
  3. J शी कनेक्शन उघडण्यासाठी स्रोत main.tcl टाइप कराTAG गुरु

अतिरिक्त डिझाइन उदाampआयपी कोर प्रोग्राम करण्यासाठी le कमांड उपलब्ध आहेत:

  • chkphy_status: घड्याळ फ्रिक्वेन्सी आणि PHY लॉक स्थिती प्रदर्शित करते.
  • chkmac_stats: MAC आकडेवारी काउंटरमधील मूल्ये प्रदर्शित करते.
  • clear_all_stats: IP कोर आकडेवारी काउंटर साफ करते.
  • start_pkt_gen: पॅकेट जनरेटर सुरू करतो.
  • stop_pkt_gen: पॅकेट जनरेटर थांबवते.
  • sys_reset_digital_analog: सिस्टम रीसेट.
  • loop_on: अंतर्गत सीरियल लूपबॅक चालू करते
  • loop_off: अंतर्गत सीरियल लूपबॅक बंद करते.
  • reg_read : वर आयपी कोर रजिस्टर मूल्य मिळवते .
  • reg_write : लिहितो पत्त्यावरील आयपी कोर रजिस्टरवर .

डिझाइन एक्सच्या हार्डवेअर चाचणी विभागातील चाचणी प्रक्रियेचे अनुसरण कराample आणि सिस्टम कन्सोलमध्ये चाचणी परिणामांचे निरीक्षण करा.

संबंधित माहिती
सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग

डिझाईन माजीample वर्णन

ई-टाइल आधारित 40G इथरनेट डिझाइन उदाample लो लेटेंसी ई-टाइल 40G इथरनेट इंटेल एफपीजीए आयपी कोरची कार्ये प्रदर्शित करते, ई-टाइल आधारित ट्रान्सीव्हर इंटरफेस IEEE 802.3ba मानक CAUI-4 विनिर्देशनाशी सुसंगत आहे. तुम्ही Ex कडून डिझाइन तयार करू शकताampलो लेटेंसी ई-टाइल 40G इथरनेट इंटेल एफपीजीए आयपी पॅरामीटर एडिटरमध्ये डिझाइन टॅब.
डिझाइन तयार करण्यासाठी उदाampप्रथम, तुम्ही तुमच्या अंतिम उत्पादनामध्ये निर्माण करू इच्छित असलेल्या IP कोर भिन्नतेसाठी प्रथम पॅरामीटर मूल्ये सेट करणे आवश्यक आहे. डिझाईन तयार करणे उदाample आयपी कोरची प्रत तयार करते; टेस्टबेंच आणि हार्डवेअर डिझाइन उदाampया भिन्नतेचा वापर DUT म्हणून करू. तुमच्या अंतिम उत्पादनातील पॅरामीटर मूल्यांशी जुळण्यासाठी तुम्ही DUT साठी पॅरामीटर मूल्ये सेट न केल्यास, डिझाइन माजीampतुम्ही व्युत्पन्न करता ते तुम्हाला अभिप्रेत असलेल्या आयपी कोर व्हेरिएशनचा वापर करत नाही.

टीप:
टेस्टबेंच आयपी कोरची मूलभूत चाचणी दाखवते. संपूर्ण सत्यापन वातावरणाचा पर्याय बनण्याचा हेतू नाही. तुम्ही तुमच्या स्वतःच्या लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइनचे सिम्युलेशन आणि हार्डवेअरमध्ये अधिक विस्तृत पडताळणी करणे आवश्यक आहे.

वैशिष्ट्ये
  • Intel Stratix 40 किंवा Intel Agilex डिव्हाइस वापरून ई-टाइल ट्रान्सीव्हरसाठी 10G इथरनेट MAC/PCS IP कोरला सपोर्ट करते.
  • प्रस्तावना पास-थ्रू आणि लिंक प्रशिक्षणास समर्थन देते.
  • डिझाईन व्युत्पन्न करते माजीampMAC आकडेवारी काउंटर वैशिष्ट्यांसह le.
  • टेस्टबेंच आणि सिम्युलेशन स्क्रिप्ट प्रदान करते.

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:

  • इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर
  • सिस्टम कन्सोल
  • ModelSim, VCS, VCS MX, NCSim, किंवा Xcelium सिम्युलेटर
  • Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit किंवा Intel Agilex F-Series Transceiver-SoC विकास किट

कार्यात्मक वर्णन
हा विभाग 40G इथरनेट MAC/PCS IP कोरचे वर्णन करतो जे ई-टाइल आधारित ट्रान्सीव्हरमध्ये इंटेल उपकरण वापरून आहे. ट्रान्समिटच्या दिशेने, MAC क्लायंट फ्रेम्स स्वीकारतो आणि इंटर-पॅकेट गॅप (IPG), प्रस्तावना, स्टार्ट ऑफ फ्रेम डिलिमिटर (SFD), पॅडिंग आणि CRC बिट्स PHY कडे पाठवण्यापूर्वी समाविष्ट करतो. PHY MAC फ्रेमला रिमोटच्या टोकापर्यंत मीडियाच्या विश्वसनीय प्रसारणासाठी आवश्यकतेनुसार एन्कोड करते. प्राप्त दिशेने, PHY फ्रेम्स MAC ला पास करते. MAC PHY कडून फ्रेम्स स्वीकारतो, तपासणी करतो, CRC, प्रस्तावना आणि SFD काढतो आणि उर्वरित फ्रेम क्लायंटला देतो.

अनुकरण

टेस्टबेंच आयपी कोरमधून ट्रॅफिक पाठवते, आयपी कोरच्या ट्रान्समिट साइड आणि रिसीव्ह साइडचा वापर करते.

लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदाampले ब्लॉक डायग्राम

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-8

सिम्युलेशन डिझाइन उदाampउच्च-स्तरीय चाचणी file मूलभूत_avl_tb_top.sv आहे. या file PHY ला 156.25 Mhz चा क्लॉक संदर्भ clk_ref पुरवतो. यात 10 पॅकेट पाठवण्याचे आणि प्राप्त करण्याचे कार्य समाविष्ट आहे.

कमी लेटन्सी ई-टाइल 40G इथरनेट कोर टेस्टबेंच File वर्णने

File नावे वर्णन
टेस्टबेंच आणि सिम्युलेशन Files
basic_avl_tb_top.sv उच्च-स्तरीय टेस्टबेंच file. टेस्टबेंच DUT ला इन्स्टंट करते आणि पॅकेट्स व्युत्पन्न आणि स्वीकारण्यासाठी वेरिलॉग एचडीएल टास्क चालवते.
मूलभूत_avl_tb_top_nc.sv उच्च-स्तरीय टेस्टबेंच file NCSim सिम्युलेटरशी सुसंगत.
basic_avl_tb_top_msim.sv उच्च-स्तरीय टेस्टबेंच file मॉडेलसिम सिम्युलेटरशी सुसंगत.
टेस्टबेंच स्क्रिप्ट्स
run_vsim.do टेस्टबेंच चालवण्यासाठी मेंटॉर ग्राफिक्स* मॉडेलसिम स्क्रिप्ट.
run_vcs.sh टेस्टबेंच चालवण्यासाठी Synopsys VCS स्क्रिप्ट.
चालू ठेवले…
File नावे वर्णन
run_vcsmx.sh टेस्टबेंच चालवण्यासाठी Synopsys VCS MX स्क्रिप्ट (VHDL सह Verilog HDL आणि System Verilog एकत्रित)
run_ncsim.sh टेस्टबेंच चालवण्यासाठी Cadence NCSim स्क्रिप्ट.
run_xcelium.sh टेस्टबेंच चालवण्यासाठी Cadence Xcelium स्क्रिप्ट.

यशस्वी चाचणी रन खालील वर्तनाची पुष्टी करणारे आउटपुट प्रदर्शित करते:

  1. RX घड्याळ स्थिर होण्याची वाट पाहत आहे
  2. PHY स्थिती मुद्रित करत आहे
  3. 10 पॅकेट पाठवत आहे
  4. 10 पॅकेट्स प्राप्त
  5. "टेस्टबेंच पूर्ण" प्रदर्शित करत आहे.

खालील एसample आउटपुट यशस्वी सिम्युलेशन चाचणी रन दर्शवते:

  • #RX संरेखनासाठी प्रतीक्षा करत आहे
  • #RX डेस्क्यू लॉक केले
  • #RX लेन संरेखन लॉक केले
  • #TX सक्षम
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**पॅकेट १ पाठवत आहे...
  • #**मिळाले पॅकेट १...
  • #**पॅकेट १ पाठवत आहे...
  • #**मिळाले पॅकेट १...
  • #**पॅकेट १ पाठवत आहे...
  • #**मिळाले पॅकेट १...
  • #**पॅकेट १ पाठवत आहे...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...
  • #**मिळाले पॅकेट १...

संबंधित माहिती
डिझाइनचे अनुकरण करणे उदाample Testbench पृष्ठ 7 वर

हार्डवेअर चाचणी
हार्डवेअर डिझाइनमध्ये माजीampले, तुम्ही आयपी कोरला अंतर्गत सिरीयल लूपबॅक मोडमध्ये प्रोग्राम करू शकता आणि ट्रान्समिट साइडवर ट्रॅफिक व्युत्पन्न करू शकता जे रिसीव्ह साइडमधून परत जाते.

लो लेटेंसी ई-टाइल 40G इथरनेट IP हार्डवेअर डिझाइन उदाampउच्च स्तरीय ब्लॉक आकृती

लो-लेटेंसी-ई-टाइल-40G-इथरनेट-इंटेल-FPGA-IP-डिझाइन-एक्सample-FIG-9

लो लेटन्सी ई-टाइल 40G इथरनेट हार्डवेअर डिझाइन उदाample मध्ये खालील घटक समाविष्ट आहेत:

  • लो लेटेंसी ई-टाइल 40G इथरनेट इंटेल FPGA IP कोर.
  • क्लायंट लॉजिक जे आयपी कोरचे प्रोग्रामिंग आणि पॅकेट जनरेशन आणि चेकिंगचे समन्वय साधते.
  • IOPLL 100 MHz इनपुट घड्याळापासून हार्डवेअर डिझाइनसाठी 50 MHz घड्याळ तयार करेलampले
  • JTAG कंट्रोलर जो इंटेल सिस्टम कन्सोलशी संवाद साधतो. तुम्ही सिस्टम कन्सोलद्वारे क्लायंट लॉजिकशी संवाद साधता.

डिझाईन एक्स चाचणी करण्यासाठी प्रदान केलेल्या संबंधित माहिती लिंकवरील प्रक्रियेचे अनुसरण कराampनिवडलेल्या हार्डवेअरमध्ये le.

संबंधित माहिती

  • पृष्ठ 40 वर हार्डवेअरमध्ये लो लेटेंसी ई-टाइल 9G इथरनेट इंटेल एफपीजीए आयपी डिझाइनची चाचणी करत आहे
  • सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग

अंतर्गत लूपबॅक चाचणी
अंतर्गत लूपबॅक चाचणी करण्यासाठी या पायऱ्या चालवा:

  1. सिस्टम रीसेट करा.
    sys_reset_digital_analog
  2. घड्याळ वारंवारता आणि PHY स्थिती प्रदर्शित करा.
    chkphy_status
  3. अंतर्गत लूपबॅक चाचणी चालू करा.
    loop_on
  4. घड्याळ वारंवारता आणि PHY स्थिती प्रदर्शित करा. rx_clk 312.5 MHz वर सेट केले आहे आणि
    rx_pcs_ready 1 वर सेट केले आहे.
    chkphy_status
  5. पॅकेट जनरेटर सुरू करा.
    start_pkt_gen
  6. पॅकेट जनरेटर थांबवा.
    stop_pkt_gen
  7. Review प्रसारित आणि प्राप्त पॅकेट्सची संख्या.
    chkmac_stats
  8. अंतर्गत लूपबॅक चाचणी बंद करा.
    loop_off

बाह्य लूपबॅक चाचणी
बाह्य लूपबॅक चाचणी करण्यासाठी या चरणे चालवा:

  1. सिस्टम रीसेट करा.
    sys_reset_digital_analog
  2. घड्याळ वारंवारता आणि PHY स्थिती प्रदर्शित करा. rx_clk 312.5 MHz वर सेट केले आहे आणि
    rx_pcs_ready 1. chkphy_status वर सेट केले आहे
  3. पॅकेट जनरेटर सुरू करा.
    start_pkt_gen
  4. पॅकेट जनरेटर थांबवा.
    stop_pkt_gen
  5. Review प्रसारित आणि प्राप्त पॅकेट्सची संख्या.
    chkmac_stats
लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदाample नोंदणी

लो लेटन्सी ई-टाइल 40G इथरनेट हार्डवेअर डिझाइन उदाample नोंदणी नकाशा
हार्डवेअर डिझाइन एक्ससाठी मेमरी मॅप केलेल्या रजिस्टर रेंजची यादी करतेampले तुम्ही सिस्टम कन्सोलमधील reg_read आणि reg_write फंक्शन्ससह या रजिस्टर्समध्ये प्रवेश करता.

शब्द ऑफसेट नोंदणी प्रकार
0x300-0x3FF PHY नोंदणी
0x400-0x4FF TX MAC नोंदणी
0x500-0x5FF RX MAC नोंदणी
0x800-0x8FF सांख्यिकी काउंटर नोंदणी - TX दिशा
0x900-0x9FF सांख्यिकी काउंटर नोंदणी - RX दिशा
0x1000-1016 पॅकेट क्लायंटची नोंदणी

पॅकेट क्लायंट नोंदणी
तुम्ही लो लेटन्सी ई-टाइल 40G इथरनेट हार्डवेअर डिझाइन सानुकूल करू शकताampक्लायंट रजिस्टर्सचे प्रोग्रामिंग करून.

एडीआर नाव बिट वर्णन HW रीसेट मूल्य प्रवेश
0x1008 पॅकेट आकार कॉन्फिगर करा [३१:२८] ट्रान्समिट पॅकेटचा आकार बाइट्समध्ये निर्दिष्ट करा. या बिट्समध्ये PKT_GEN_TX_CTRL रजिस्टरवर अवलंबित्व आहे.

• बिट [२९:१६]: बाइट्समध्ये पॅकेट आकाराची वरची मर्यादा निर्दिष्ट करा. हे केवळ वाढीव मोडवर लागू आहे.

• बिट [१३:०]:

— निश्चित मोडसाठी, हे बिट ट्रान्समिट पॅकेट आकार बाइट्समध्ये निर्दिष्ट करतात.

— वाढीव मोडसाठी, हे बिट्स पॅकेटसाठी वाढीव बाइट्स निर्दिष्ट करतात.

 0x25800040 RW
0x1009 पॅकेट क्रमांक नियंत्रण [३१:२८] पॅकेट जनरेटरमधून प्रसारित करण्यासाठी पॅकेटची संख्या निर्दिष्ट करा. 0xA RW
0x1010 PKT_GEN_TX_C TRL [३१:२८] • बिट [०]: राखीव.

• बिट [१]: पॅकेट जनरेटर बिट अक्षम करतो. पॅकेट जनरेटर बंद करण्यासाठी हा बिट 1 च्या मूल्यावर सेट करा आणि पॅकेट जनरेटर चालू करण्यासाठी 1 च्या मूल्यावर रीसेट करा.

• बिट [०]: राखीव.

• बिट [३]: जर IP कोर MAC लूपबॅक मोडमध्ये असेल तर त्याचे मूल्य 3 असेल; जर पॅकेट क्लायंट पॅकेट जनरेटर वापरत असेल तर त्याचे मूल्य 1 आहे.

 0x6 RW
चालू ठेवले…
एडीआर नाव बिट वर्णन HW रीसेट मूल्य प्रवेश
      • बिट [१३:०]:

- 00: यादृच्छिक मोड

- ०१: निश्चित मोड

— 10: वाढीव मोड

• बिट [६]: प्रसारित करण्यासाठी पॅकेटच्या निश्चित संख्येवर आधारित पॅकेट जनरेटर बंद करण्यासाठी 6x1 रजिस्टर वापरण्यासाठी हा बिट 0 वर सेट करा. अन्यथा, PKT_GEN_TX_CTRL रजिस्टरचा बिट [1009] पॅकेट जनरेटर बंद करण्यासाठी वापरला जातो.

• बिट [७]:

— 1: पॅकेटमधील अंतर न ठेवता प्रसारणासाठी.

— 0: पॅकेट्समधील यादृच्छिक अंतरासह प्रसारणासाठी.

    
0x1011 गंतव्य पत्ता 32 बिट कमी [३१:२८] गंतव्य पत्ता (कमी 32 बिट) 0x56780ADD RW
0x1012 गंतव्य पत्ता वरच्या 16 बिट [३१:२८] गंतव्य पत्ता (वरच्या 16 बिट) 0x1234 RW
0x1013 स्त्रोत पत्ता 32 बिट कमी [३१:२८] स्त्रोत पत्ता (कमी 32 बिट) 0x43210ADD RW
0x1014 सोर्स अॅड्रेस वरच्या 16 बिट्स [३१:२८] स्त्रोत पत्ता (वरच्या 16 बिट) 0x8765 RW
0x1016 PKT_CL_LOOPB ACK_RESET [८] MAC लूपबॅक रीसेट. डिझाईन एक्स रीसेट करण्यासाठी 1 चे मूल्य सेट कराample MAC लूपबॅक. 1'b0 RW

संबंधित माहिती
लो लेटन्सी ई-टाइल 40G इथरनेट कंट्रोल आणि स्टेटस रजिस्टर वर्णन कमी लेटन्सी ई-टाइल 40G इथरनेट आयपी कोर रजिस्टर्सचे वर्णन करते.

डिझाईन माजीampले इंटरफेस सिग्नल
लो लेटन्सी ई-टाइल 40G इथरनेट टेस्टबेंच स्वयंपूर्ण आहे आणि त्यासाठी तुम्हाला कोणतेही इनपुट सिग्नल चालविण्याची आवश्यकता नाही.

लो लेटन्सी ई-टाइल 40G इथरनेट हार्डवेअर डिझाइन उदाampले इंटरफेस सिग्नल

सिग्नल दिशा टिप्पण्या
 

 

clk50

  

 

इनपुट

 हे घड्याळ बोर्ड ऑसिलेटरद्वारे चालवले जाते.

• Intel Stratix 50 बोर्डवर 10 MHz वर गाडी चालवा.

• Intel Agilex बोर्डवर 100 MHz वर गाडी चालवा.

हार्डवेअर डिझाइन उदाample हे घड्याळ डिव्हाइसवरील IOPLL च्या इनपुटवर रूट करते आणि 100 MHz घड्याळ अंतर्गत चालविण्यासाठी IOPLL कॉन्फिगर करते.
clk_ref इनपुट 156.25 MHz वर चालवा.
चालू ठेवले…
सिग्नल दिशा टिप्पण्या
 

cpu_resetn

  

इनपुट

 आयपी कोर रीसेट करते. सक्रिय कमी. जागतिक हार्ड रीसेट csr_reset_n ला IP कोअरवर ड्राइव्ह करते.
tx_serial[3:0] आउटपुट ट्रान्सीव्हर PHY आउटपुट सीरियल डेटा.
rx_serial[3:0] इनपुट ट्रान्सीव्हर PHY इनपुट सीरियल डेटा.
 

 

 

 

 

user_led[7:0]

  

 

 

 

 

आउटपुट

 स्थिती संकेत. हार्डवेअर डिझाइन उदाample हे बिट्स टार्गेट बोर्डवर LED चालवण्यासाठी जोडते. वैयक्तिक बिट खालील सिग्नल मूल्ये आणि घड्याळ वर्तन प्रतिबिंबित करतात:

• [०]: IP कोरवर मुख्य रीसेट सिग्नल

• [१]: clk_ref ची विभाजित आवृत्ती

• [२]: clk2 ची विभाजित आवृत्ती

• [३]: १०० मेगाहर्ट्झ स्थिती घड्याळाची विभाजित आवृत्ती

• [४]: tx_lanes_stable

• [५]: rx_block_lock

• [६]: rx_am_lock

• [७]: rx_pcs_ready

संबंधित माहिती
इंटरफेस आणि सिग्नल वर्णने कमी लेटन्सी E-Tile 40G इथरनेट IP कोर सिग्नल आणि ते ज्या इंटरफेसशी संबंधित आहेत त्यांचे तपशीलवार वर्णन प्रदान करते.

लो लेटेंसी ई-टाइल 40G इथरनेट इंटेल FPGA IP संग्रह
IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

इंटेल क्वार्टस प्राइम आवृत्ती आयपी कोर आवृत्ती वापरकर्ता मार्गदर्शक
20.1 19.1.0 लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदाampवापरकर्ता मार्गदर्शक

लो लेटन्सी ई-टाइल 40G इथरनेट डिझाइन उदा. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
2020.06.22 20.2 20.0.0 Intel Agilex उपकरणांसाठी उपकरण समर्थन जोडले.
2020.04.13 20.1 19.1.0 प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो. इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

कागदपत्रे / संसाधने

इंटेल लो लेटन्सी ई-टाइल ४०जी इथरनेट इंटेल एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक
लो लेटन्सी ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइन उदाample, कमी विलंब, ई-टाइल 40G इथरनेट इंटेल FPGA IP डिझाइन उदाampले, इंटेल एफपीजीए आयपी डिझाइन उदाampले, आयपी डिझाइन उदाample

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *