एफ-टाइल डिस्प्लेपोर्ट एफपीजीए आयपी डिझाइन उदाample
वापरकर्ता मार्गदर्शक

एफ-टाइल डिस्प्लेपोर्ट एफपीजीए आयपी डिझाइन उदाample

Intel® Quartus® Prime Design Suite साठी अपडेट केले: 22.2 IP आवृत्ती: 21.0.1

डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampजलद प्रारंभ मार्गदर्शक

डिस्प्लेपोर्ट इंटेल® एफ-टाइल डिव्हाइसेसमध्ये सिम्युलेटिंग टेस्टबेंच आणि हार्डवेअर डिझाइन आहे जे संकलन आणि हार्डवेअर चाचणी FPGA IP डिझाइनचे समर्थन करते.ampIntel Agilex™ साठी les
डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी खालील डिझाइन एक्स ऑफर करतेampलेस:

• Pixel Clock Recovery (PCR) मॉड्यूलशिवाय DisplayPort SST समांतर लूपबॅक
• AXIS व्हिडिओ इंटरफेससह डिस्प्लेपोर्ट SST समांतर लूपबॅक

तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
आकृती 1. विकास एसtagesसंबंधित माहिती

• डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शक
• इंटेल क्वार्टस प्राइम प्रो एडिशनवर स्थलांतरित होत आहे

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
ISO 9001:2015 नोंदणीकृत
२.१. निर्देशिका संरचना
आकृती 2. निर्देशिका संरचना

तक्ता 1. डिझाईन उदाample घटक

फोल्डर	Files
rtl/core	dp_core.ip
	dp_rx आयपी
	dp_tx . आयपी
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX बिल्डिंग ब्लॉक)
	dp_rx_data_fifo . आयपी
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX बिल्डिंग ब्लॉक)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

१.१. हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटेल खालील हार्डवेअर आणि सॉफ्टवेअर वापरते डिझाइनची चाचणी करण्यासाठीampले:
हार्डवेअर

• इंटेल एजिलेक्स आय-सीरीज डेव्हलपमेंट किट
• डिस्प्लेपोर्ट स्रोत GPU
• डिस्प्लेपोर्ट सिंक (मॉनिटर)
• Bitec DisplayPort FMC कन्या कार्ड रिव्हिजन 8C
• डिस्प्लेपोर्ट केबल्स

सॉफ्टवेअर

• इंटेल क्वार्टस® प्राइम
• Synopsys* VCS सिम्युलेटर

१.२. डिझाइन तयार करणे
इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी पॅरामीटर एडिटर वापराampले
आकृती 3. डिझाइन फ्लो निर्माण करणे

1.  टूल्स ➤ IP कॅटलॉग निवडा आणि लक्ष्य उपकरण कुटुंब म्हणून Intel Agilex F-tile निवडा.
   टीप: डिझाइन माजीample फक्त Intel Agilex F-tile उपकरणांना समर्थन देते.
2. आयपी कॅटलॉगमध्ये, डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी शोधा आणि डबल-क्लिक करा. नवीन IP भिन्नता विंडो दिसेल.
3. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
4. डिव्‍हाइस फील्‍डमध्‍ये इंटेल एजिलेक्‍स एफ-टाइल डिव्‍हाइस निवडा किंवा डिफॉल्‍ट इंटेल क्वार्टस प्राइम सॉफ्टवेअर डिव्‍हाइस निवड ठेवा.
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
6. TX आणि RX दोन्हीसाठी इच्छित पॅरामीटर्स कॉन्फिगर करा.
7. डिझाईन अंतर्गत माजीample टॅबवर, पीसीआरशिवाय डिस्प्लेपोर्ट एसएसटी समांतर लूपबॅक निवडा.
8. टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन निवडा आणि हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस निवडाampले डिझाइन एक्स व्युत्पन्न करण्यासाठी तुम्ही यापैकी किमान एक पर्याय निवडणे आवश्यक आहेample files तुम्ही दोन्ही निवडल्यास, जनरेशन वेळ जास्त होईल.
9. टार्गेट डेव्हलपमेंट किटसाठी, Intel Agilex I-Series SOC डेव्हलपमेंट किट निवडा. यामुळे डेव्हलपमेंट किटवरील डिव्हाइसशी जुळण्यासाठी चरण 4 मध्ये निवडलेले लक्ष्य डिव्हाइस बदलते. Intel Agilex I-Series SOC डेव्हलपमेंट किटसाठी, डीफॉल्ट डिव्हाइस AGIB027R31B1E2VR0 आहे.
10. जनरेट एक्स वर क्लिक कराampले डिझाइन.

१.४. डिझाइनचे अनुकरण करणे
डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाample testbench TX इंस्टन्सपासून RX इंस्टन्समध्ये सिरीयल लूपबॅक डिझाइनची नक्कल करते. अंतर्गत व्हिडिओ पॅटर्न जनरेटर मॉड्यूल डिस्प्लेपोर्ट TX ​​उदाहरण चालवते आणि RX उदाहरण व्हिडिओ आउटपुट टेस्टबेंचमधील CRC चेकर्सशी कनेक्ट होते.
आकृती 4. डिझाइन सिम्युलेशन फ्लो

1. Synopsys simulator फोल्डर वर जा आणि VCS निवडा.
2. सिम्युलेशन स्क्रिप्ट चालवा.
   स्रोत vcs_sim.sh
3. स्क्रिप्ट क्वार्टस टीएलजी करते, सिम्युलेटरमध्ये टेस्टबेंच संकलित करते आणि चालवते.
4. निकालाचे विश्लेषण करा.
   एक यशस्वी सिम्युलेशन स्त्रोत आणि सिंक SRC तुलनासह समाप्त होते.

1.5. डिझाइनचे संकलन आणि चाचणी
आकृती 5. डिझाइनचे संकलन आणि अनुकरण करणेहार्डवेअर एक्स वर प्रात्यक्षिक चाचणी संकलित करण्यासाठी आणि चालविण्यासाठीampडिझाइनसाठी, या चरणांचे अनुसरण करा:

1. हार्डवेअर उदा याची खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
2. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर लाँच करा आणि उघडा / quartus/agi_dp_demo.qpf.
3. क्लिक करा प्रक्रिया करणे ➤ संकलन सुरू करा.
4. यशस्वी संकलनानंतर, इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर .sof व्युत्पन्न करते file तुमच्या निर्दिष्ट निर्देशिकेत.
5. बिटेक कन्या कार्डवरील डिस्प्लेपोर्ट आरएक्स कनेक्टरला पीसीवरील ग्राफिक्स कार्डसारख्या बाह्य डिस्प्लेपोर्ट स्त्रोताशी कनेक्ट करा.
6. बिटेक कन्या कार्डवरील डिस्प्लेपोर्ट TX ​​कनेक्टरला डिस्प्लेपोर्ट सिंक डिव्हाइसशी कनेक्ट करा, जसे की व्हिडिओ विश्लेषक किंवा पीसी मॉनिटर.
7.  डेव्हलपमेंट बोर्डवरील सर्व स्विच डीफॉल्ट स्थितीत असल्याची खात्री करा.
8. व्युत्पन्न .sof वापरून डेव्हलपमेंट बोर्डवर निवडलेले Intel Agilex F-Tile डिव्हाइस कॉन्फिगर करा. file (साधने ➤ प्रोग्रामर).
9. डिस्प्लेपोर्ट सिंक डिव्हाइस व्हिडिओ स्त्रोतावरून तयार केलेला व्हिडिओ प्रदर्शित करते.

संबंधित माहिती
Intel Agilex I-Series FPGA डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक/
१.५.१. ELF पुनर्जन्म File
डीफॉल्टनुसार, ELF file जेव्हा तुम्ही डायनॅमिक डिझाइन उदा व्युत्पन्न करता तेव्हा व्युत्पन्न होतेampले
तथापि, काही प्रकरणांमध्ये, तुम्हाला ELF पुन्हा निर्माण करणे आवश्यक आहे file आपण सॉफ्टवेअर सुधारित केल्यास file किंवा dp_core.qsys पुन्हा निर्माण करा file. dp_core.qsys पुन्हा निर्माण करत आहे file .sopcinfo अपडेट करते file, ज्यासाठी तुम्हाला ELF पुन्हा निर्माण करणे आवश्यक आहे file.

1. जा /सॉफ्टवेअर आणि आवश्यक असल्यास कोड संपादित करा.
2. जा /script आणि खालील बिल्ड स्क्रिप्ट कार्यान्वित करा: source build_sw.sh
   • Windows वर, Nios II कमांड शेल शोधा आणि उघडा. Nios II कमांड शेलमध्ये, वर जा /script आणि execute source build_sw.sh.
   टीप: Windows 10 वर बिल्ड स्क्रिप्ट कार्यान्वित करण्यासाठी, तुमच्या सिस्टमला Linux (WSL) साठी Windows सबसिस्टम आवश्यक आहे. WSL इंस्टॉलेशन चरणांबद्दल अधिक माहितीसाठी, Nios II सॉफ्टवेअर डेव्हलपर हँडबुक पहा.
   • Linux वर, प्लॅटफॉर्म डिझायनर लाँच करा आणि टूल्स ➤ Nios II कमांड शेल उघडा. Nios II कमांड शेलमध्ये, वर जा /script आणि execute source build_sw.sh.
3. .elf असल्याची खात्री करा file मध्ये निर्माण होते /सॉफ्टवेअर/ dp_demo.
4. व्युत्पन्न .elf डाउनलोड करा file .sof पुन्हा संकलित न करता FPGA मध्ये file खालील स्क्रिप्ट चालवून: nios2-download /software/dp_demo/*.elf
5. नवीन सॉफ्टवेअर प्रभावी होण्यासाठी FPGA बोर्डवरील रीसेट बटण दाबा.

१.६. डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampले पॅरामीटर्स
तक्ता 2. डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampIntel Agilex Ftile डिव्हाइससाठी QSF मर्यादा

QSF प्रतिबंध	वर्णन
set_global_assignment -नाव VERILOG_MACRO “__DISPLAYPORT_support__=1”	क्वार्टस 22.2 पासून, डिस्प्लेपोर्ट कस्टम एसआरसी (सॉफ्ट रीसेट कंट्रोलर) प्रवाह सक्षम करण्यासाठी या QSF मर्यादा आवश्यक आहे

तक्ता 3. डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampइंटेल एजिलेक्स एफ-टाइल डिव्हाइससाठी पॅरामीटर्स

पॅरामीटर	मूल्य	वर्णन
उपलब्ध डिझाइन उदाample
डिझाइन निवडा	•काहीही नाही •PCR शिवाय डिस्प्लेपोर्ट SST समांतर लूपबॅक • AXIS व्हिडिओ इंटरफेससह डिस्प्लेपोर्ट SST समांतर लूपबॅक	डिझाइन माजी निवडाample व्युत्पन्न करणे. •काही नाही: कोणतेही डिझाइन माजी नाहीample वर्तमान पॅरामीटर निवडीसाठी उपलब्ध आहे. •डिस्प्लेपोर्ट SST PCR शिवाय समांतर लूपबॅक: हे डिझाइन उदाample जेव्हा तुम्ही Enable Video Input Image Port पॅरामीटर चालू करता तेव्हा Pixel Clock Recovery (PCR) मॉड्यूलशिवाय DisplayPort सिंक ते DisplayPort सोर्सपर्यंत समांतर लूपबॅक दाखवते. • AXIS व्हिडिओ इंटरफेससह डिस्प्लेपोर्ट SST समांतर लूपबॅक: हे डिझाइन उदाampसक्रिय व्हिडिओ डेटा प्रोटोकॉल सक्षम करा जेव्हा AXIS-VVP फुल वर सेट केले जाते तेव्हा le AXIS व्हिडिओ इंटरफेससह डिस्प्लेपोर्ट सिंकपासून डिस्प्लेपोर्ट स्त्रोतापर्यंत समांतर लूपबॅक प्रदर्शित करते.
डिझाईन माजीample Files
अनुकरण	चालु बंद	आवश्यक व्युत्पन्न करण्यासाठी हा पर्याय चालू करा fileसिम्युलेशन टेस्टबेंचसाठी s.
संश्लेषण	चालु बंद	आवश्यक व्युत्पन्न करण्यासाठी हा पर्याय चालू करा fileइंटेल क्वार्टस प्राइम संकलन आणि हार्डवेअर डिझाइनसाठी एस.
व्युत्पन्न एचडीएल स्वरूप
निर्माण करा File स्वरूप	व्हेरिलॉग, व्हीएचडीएल	व्युत्पन्न केलेल्या डिझाईनसाठी तुमचे पसंतीचे HDL फॉरमॅट निवडाample fileसेट टीप: हा पर्याय केवळ व्युत्पन्न केलेल्या उच्च स्तरीय IP साठी स्वरूप निर्धारित करतो files बाकी सगळे files (उदा. उदाample testbenches आणि शीर्ष स्तर files हार्डवेअर प्रात्यक्षिकासाठी) वेरिलॉग एचडीएल फॉरमॅटमध्ये आहेत.
लक्ष्य विकास किट
बोर्ड निवडा	• विकास किट नाही •Intel Agilex I-Series विकास किट	लक्ष्यित डिझाइनसाठी बोर्ड निवडाampले

पॅरामीटर	मूल्य	वर्णन
		• नो डेव्हलपमेंट किट: हा पर्याय डिझाईन एक्ससाठी सर्व हार्डवेअर पैलू वगळतोampले पी कोर सर्व पिन असाइनमेंट आभासी पिनवर सेट करते. •Intel Agilex I-Series FPGA डेव्हलपमेंट किट: हा पर्याय या डेव्हलपमेंट किटवरील डिव्हाइसशी जुळण्यासाठी प्रोजेक्टचे लक्ष्य डिव्हाइस स्वयंचलितपणे निवडतो. तुमच्‍या बोर्ड रिव्हिजनमध्‍ये भिन्न डिव्‍हाइस प्रकार असल्‍यास तुम्‍ही चेंज टार्गेट डिव्‍हाइस पॅरामीटर वापरून टार्गेट डिव्‍हाइस बदलू शकता. आयपी कोर डेव्हलपमेंट किटनुसार सर्व पिन असाइनमेंट सेट करते. टीप: प्राथमिक डिझाइन उदाampया क्वार्टस रिलीझमधील हार्डवेअरवर le फंक्शनली पडताळलेले नाही. •कस्टम डेव्हलपमेंट किट: हा पर्याय डिझाइनला परवानगी देतोampइंटेल FPGA सह तृतीय-पक्ष विकास किटवर चाचणी केली जाईल. तुम्हाला पिन असाइनमेंट स्वतः सेट करण्याची आवश्यकता असू शकते.
लक्ष्य डिव्हाइस
लक्ष्य डिव्हाइस बदला	चालु बंद	हा पर्याय चालू करा आणि डेव्हलपमेंट किटसाठी प्राधान्यकृत डिव्हाइस प्रकार निवडा.

समांतर लूपबॅक डिझाइन उदाampलेस

डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampपिक्सेल क्लॉक रिकव्हरी (पीसीआर) मॉड्यूलशिवाय डिस्प्लेपोर्ट आरएक्स उदाहरण ते डिस्प्लेपोर्ट टीएक्स उदाहरणापर्यंत समांतर लूपबॅक प्रदर्शित करते.
तक्ता 4. डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदाampइंटेल एजिलेक्स एफ-टाइल डिव्हाइससाठी le

डिझाईन माजीample	पदनाम	डेटा दर	चॅनेल मोड	लूपबॅक प्रकार
पीसीआरशिवाय डिस्प्लेपोर्ट SST समांतर लूपबॅक	डिस्प्लेपोर्ट SST	RBR, HRB, HRB2, HBR3	सिम्प्लेक्स	पीसीआरशिवाय समांतर
AXIS व्हिडिओ इंटरफेससह डिस्प्लेपोर्ट SST समांतर लूपबॅक	डिस्प्लेपोर्ट SST	RBR, HRB, HRB2, HBR3	सिम्प्लेक्स	AXIS व्हिडिओ इंटरफेससह समांतर

२.१. Intel Agilex F-tile DisplayPort SST समांतर लूपबॅक डिझाइन वैशिष्ट्ये
SST समांतर लूपबॅक डिझाइन उदाamples डिस्प्लेपोर्ट सिंकपासून डिस्प्लेपोर्ट स्त्रोतापर्यंत एकाच व्हिडिओ प्रवाहाचे प्रसारण प्रदर्शित करते.
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
ISO 9001:2015 नोंदणीकृत
आकृती 6. Intel Agilex F-tile DisplayPort SST PCR शिवाय समांतर लूपबॅक

• या प्रकारात, डिस्प्लेपोर्ट स्त्रोताचे पॅरामीटर, TX_SUPPORT_IM_ENABLE, चालू केले आहे आणि व्हिडिओ इमेज इंटरफेस वापरला आहे.
• डिस्प्लेपोर्ट सिंक GPU सारख्या बाह्य व्हिडिओ स्त्रोताकडून व्हिडिओ आणि किंवा ऑडिओ प्रवाह प्राप्त करतो आणि समांतर व्हिडिओ इंटरफेसमध्ये डीकोड करतो.
• डिस्प्लेपोर्ट सिंक व्हिडिओ आउटपुट थेट डिस्प्लेपोर्ट स्त्रोत व्हिडिओ इंटरफेस चालवतो आणि मॉनिटरवर प्रसारित करण्यापूर्वी डिस्प्लेपोर्ट मुख्य लिंकवर एन्कोड करतो.
• IOPLL डिस्प्लेपोर्ट सिंक आणि स्त्रोत व्हिडिओ घड्याळे दोन्ही एका निश्चित वारंवारतेवर चालवते.
• डिस्प्लेपोर्ट सिंक आणि स्त्रोताचे MAX_LINK_RATE पॅरामीटर HBR3 वर कॉन्फिगर केले असल्यास आणि PIXELS_PER_CLOCK क्वाडमध्ये कॉन्फिगर केले असल्यास, 300Kp8 पिक्सेल दर (30/1188 = 4 MHz) ला समर्थन देण्यासाठी व्हिडिओ घड्याळ 297 MHz वर चालते.

आकृती 7. Intel Agilex F-tile DisplayPort SST समांतर लूपबॅक AXIS व्हिडिओसह इंटरफेस

• या प्रकारात, डिस्प्लेपोर्ट स्त्रोत आणि सिंक पॅरामीटर, अॅक्सिस व्हिडिओ डेटा इंटरफेस सक्षम करण्यासाठी सक्रिय व्हिडिओ डेटा प्रोटोकॉल सक्षम करा मध्ये AXIS-VVP फुल निवडा.
• डिस्प्लेपोर्ट सिंक GPU सारख्या बाह्य व्हिडिओ स्त्रोताकडून व्हिडिओ आणि किंवा ऑडिओ प्रवाह प्राप्त करतो आणि समांतर व्हिडिओ इंटरफेसमध्ये डीकोड करतो.
• डिस्प्लेपोर्ट सिंक व्हिडिओ डेटा प्रवाहाला अक्ष व्हिडिओ डेटामध्ये रूपांतरित करते आणि VVP व्हिडिओ फ्रेम बफरद्वारे डिस्प्लेपोर्ट स्रोत अक्ष व्हिडिओ डेटा इंटरफेस चालवते. डिस्प्लेपोर्ट स्त्रोत मॉनिटरवर प्रसारित करण्यापूर्वी अक्ष व्हिडिओ डेटाला डिस्प्लेपोर्ट मुख्य दुव्यामध्ये रूपांतरित करतो.
• या डिझाइन प्रकारात, तीन मुख्य व्हिडिओ घड्याळे आहेत, म्हणजे rx/tx_axi4s_clk, rx_vid_clk आणि tx_vid_clk. axi4s_clk स्त्रोत आणि सिंक या दोन्ही AXIS मॉड्यूल्ससाठी 300 MHz वर चालते. rx_vid_clk 300 MHz वर डीपी सिंक व्हिडिओ पाइपलाइन चालवते (8Kp30 4PIPs पर्यंतच्या कोणत्याही रिझोल्यूशनला समर्थन देण्यासाठी), तर tx_vid_clk वास्तविक पिक्सेल क्लॉक फ्रिक्वेंसी (पीआयपींनी विभाजित) वर डीपी सोर्स व्हिडिओ पाइपलाइन चालवते.
• जेव्हा डिझाइनला रिझोल्यूशनमध्ये स्विच आढळतो तेव्हा हे डिझाइन व्हेरिएंट tx_vid_clk वारंवारता I2C प्रोग्रामिंगद्वारे ऑन-बोर्ड SI5391B OSC वर कॉन्फिगर करते.
• डिस्प्लेपोर्ट सॉफ्टवेअरमध्ये पूर्वनिर्धारित केल्यानुसार हे डिझाइन व्हेरिएंट केवळ ठराविक संख्येचे ठराव प्रदर्शित करते, म्हणजे:
  — 720p60, RGB
  — 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

२.२. घड्याळ योजना
क्लॉकिंग स्कीम डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन मधील क्लॉक डोमेन्सचे वर्णन करतेampले
आकृती 8. इंटेल एजिलेक्स एफ-टाइल डिस्प्लेपोर्ट ट्रान्सीव्हर क्लॉकिंग योजनातक्ता 5. क्लॉकिंग स्कीम सिग्नल

आकृतीत घड्याळ	वर्णन
SysPLL refclk	एफ-टाइल सिस्टम पीएलएल संदर्भ घड्याळ जे त्या आउटपुट फ्रिक्वेन्सीसाठी सिस्टम पीएलएल द्वारे विभाज्य होणारी कोणतीही घड्याळ वारंवारता असू शकते. या डिझाइनमध्ये माजीample, system_pll_clk_link आणि rx/tx refclk_link समान 150 MHz SysPLL refclk शेअर करतात.

आकृतीत घड्याळ	वर्णन
	संबंधित आउटपुट पोर्टला DisplayPort Phy Top शी जोडण्यापूर्वी ते विनामूल्य चालणारे घड्याळ असावे जे समर्पित ट्रान्सीव्हर संदर्भ घड्याळ पिनवरून इनपुट क्लॉक पोर्ट ऑफ रेफरन्स आणि सिस्टम पीएलएल क्लॉक्स आयपीशी कनेक्ट केलेले असावे. टीप: या डिझाइनसाठी माजीample, घड्याळ नियंत्रक GUI Si5391A OUT6 ते 150 MHz कॉन्फिगर करा.
सिस्टम pll clk लिंक	सर्व डिस्प्लेपोर्ट रेटला समर्थन देण्यासाठी किमान सिस्टम PLL आउटपुट वारंवारता 320 MHz आहे. हे डिझाइन माजीample 900 MHz (उच्चतम) आउटपुट वारंवारता वापरते जेणेकरून SysPLL refclk rx/tx refclk_link सह सामायिक केले जाऊ शकते जे 150 MHz आहे.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR आणि Tx PLL लिंक refclk जे सर्व डिस्प्लेपोर्ट डेटा दरांना समर्थन देण्यासाठी 150 MHz वर निश्चित केले आहे.
rx_ls_clkout / tx_ls_clkout	डिस्प्लेपोर्ट लिंक स्पीड क्लॉक टू क्लॉक डिस्प्लेपोर्ट आयपी कोर. डेटा दर समांतर डेटा रुंदीने भागाकाराच्या समतुल्य वारंवारता. Exampले: वारंवारता = डेटा दर / डेटा रुंदी = 8.1G (HBR3) / 40 बिट = 202.5 MHz

२.३. सिम्युलेशन टेस्टबेंच
सिम्युलेशन टेस्टबेंच डिस्प्लेपोर्ट TX ​​सीरियल लूपबॅकचे RX वर नक्कल करते.
आकृती 9. डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी सिम्प्लेक्स मोड सिम्युलेशन टेस्टबेंच ब्लॉक डायग्रामतक्ता 6. टेस्टबेंच घटक

घटक	वर्णन
व्हिडिओ नमुना जनरेटर	हा जनरेटर तुम्ही कॉन्फिगर करू शकता असे रंग बार पॅटर्न तयार करतो. तुम्ही व्हिडिओ फॉरमॅट वेळेचे पॅरामीटराइज करू शकता.
टेस्टबेंच नियंत्रण	हा ब्लॉक सिम्युलेशनच्या चाचणी क्रमावर नियंत्रण ठेवतो आणि TX कोरला आवश्यक उत्तेजन सिग्नल व्युत्पन्न करतो. तुलना करण्यासाठी टेस्टबेंच कंट्रोल ब्लॉक स्त्रोत आणि सिंक या दोन्हींकडील CRC मूल्य देखील वाचतो.
आरएक्स लिंक स्पीड क्लॉक फ्रिक्वेन्सी तपासक	आरएक्स ट्रान्सीव्हर पुनर्प्राप्त केलेली घड्याळ वारंवारता इच्छित डेटा दराशी जुळते का हे तपासक सत्यापित करते.
TX लिंक स्पीड घड्याळ वारंवारता तपासक	हा तपासक तपासतो की TX ट्रान्सीव्हर पुनर्प्राप्त घड्याळ वारंवारता इच्छित डेटा दराशी जुळत आहे.

सिम्युलेशन टेस्टबेंच खालील पडताळणी करते:
तक्ता 7. टेस्टबेंच पडताळणी

चाचणी निकष	पडताळणी
• डेटा दर HBR3 वर लिंक प्रशिक्षण • DP स्थिती TX आणि RX लिंक स्पीड वारंवारता सेट करते आणि मोजते की नाही हे तपासण्यासाठी DPCD नोंदणी वाचा.	लिंक स्पीड मोजण्यासाठी फ्रिक्वेन्सी तपासक समाकलित करते TX आणि RX ट्रान्सीव्हरमधून घड्याळाची वारंवारता आउटपुट.
• TX ते RX पर्यंत व्हिडिओ पॅटर्न चालवा. • स्त्रोत आणि सिंक दोन्ही जुळतात का ते तपासण्यासाठी CRC सत्यापित करा	• व्हिडिओ पॅटर्न जनरेटरला डिस्प्लेपोर्ट स्रोताशी जोडते. • टेस्टबेंच कंट्रोल पुढे डीपीटीएक्स आणि डीपीआरएक्स रजिस्टर्समधील सोर्स आणि सिंक सीआरसी दोन्ही वाचते आणि दोन्ही सीआरसी व्हॅल्यू एकसारखे असल्याची खात्री करण्यासाठी तुलना करते. टीप: CRC ची गणना केल्याची खात्री करण्यासाठी, तुम्ही सपोर्ट CTS चाचणी ऑटोमेशन पॅरामीटर सक्षम करणे आवश्यक आहे.

F-Tile DisplayPort Intel FPGA IP Design Ex. साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2022.09.02	22.	20.0.1	•डिस्प्लेपोर्ट इंटेल एजिलेक्स एफ-टाइल एफपीजीए आयपी डिझाइन उदाampएफ-टाइल डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन उदा वापरकर्ता मार्गदर्शकampवापरकर्ता मार्गदर्शक. •सक्षम AXIS व्हिडिओ डिझाइन उदाampले प्रकार. • स्टॅटिक रेट डिझाइन काढून टाकले आणि मल्टी रेट डिझाइन एक्स सह बदललेampले •डिस्प्लेपोर्ट इंटेल एफपीजीए आयपी डिझाइन मधील टीप काढून टाकलीampले क्विक स्टार्ट गाइड जे इंटेल क्वार्टस प्राइम 21.4 सॉफ्टवेअर आवृत्ती केवळ प्राथमिक डिझाइन एक्सला समर्थन देतेampलेस डिरेक्टरी स्ट्रक्चर आकृती योग्य आकृतीसह पुनर्स्थित केली. • ELF पुनर्जन्म करणारा विभाग जोडला File डिझाइनचे संकलन आणि चाचणी अंतर्गत. • अतिरिक्त हार्डवेअर समाविष्ट करण्यासाठी हार्डवेअर आणि सॉफ्टवेअर आवश्यकता विभाग अद्यतनित केला आवश्यकता
2021.12.13	21.	20.0.0	प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
ISO 9001:2015 नोंदणीकृत

ऑनलाइन आवृत्ती
अभिप्राय पाठवा
UG-20347
ID: 709308
आवृत्ती: 2022.09.02

कागदपत्रे / संसाधने

इंटेल एफ-टाइल डिस्प्लेपोर्ट एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक एफ-टाइल डिस्प्लेपोर्ट एफपीजीए आयपी डिझाइन उदाample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Exampले, आयपी डिझाइन उदाample, UG-20347, 709308

संदर्भ

• वापरकर्ता मॅन्युअल