बाह्य मेमरी इंटरफेस इंटेल स्ट्रॅटिक्स 10 FPGA IP डिझाइन उदाample
डिझाईन माजीampबाह्य मेमरी इंटरफेससाठी जलद प्रारंभ मार्गदर्शक Intel® Stratix® 10 FPGA IP
एक नवीन इंटरफेस आणि अधिक स्वयंचलित डिझाइन उदाample प्रवाह Intel® Stratix® 10 बाह्य मेमरी इंटरफेससाठी उपलब्ध आहे. माजीampपॅरामीटर एडिटरमधील ले डिझाईन टॅब तुम्हाला संश्लेषण आणि सिम्युलेशनची निर्मिती निर्दिष्ट करण्यास अनुमती देते file सेट करते जे तुम्ही तुमचा EMIF IP प्रमाणित करण्यासाठी वापरू शकता. तुम्ही माजी व्युत्पन्न करू शकताampविशेषत: इंटेल FPGA डेव्हलपमेंट किटसाठी किंवा तुम्ही व्युत्पन्न केलेल्या कोणत्याही EMIF IP साठी डिझाइन करा.
आकृती 1. सामान्य डिझाइन उदाampले वर्कफ्लो
आकृती 2. EMIF निर्माण करणे उदाampइंटेल स्ट्रॅटिक्स 10 डेव्हलपमेंट किटसह डिझाइन करा
EMIF प्रकल्प तयार करणे
Intel Quartus® Prime सॉफ्टवेअर आवृत्ती 17.1 आणि नंतरच्या आवृत्तीसाठी, तुम्ही EMIF IP आणि डिझाइन एक्स व्युत्पन्न करण्यापूर्वी इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करणे आवश्यक आहे.ampले
- इंटेल क्वार्टस प्राइम सॉफ्टवेअर लाँच करा आणि निवडा File ➤ नवीन प्रोजेक्ट विझार्ड. पुढील क्लिक करा.
- तुम्ही तयार करू इच्छित असलेल्या प्रकल्पासाठी निर्देशिका आणि nme निर्दिष्ट करा. पुढील क्लिक करा.
- रिक्त प्रकल्प निवडला असल्याचे सत्यापित करा. पुढील दोन वेळा क्लिक करा.
- नाव फिल्टर अंतर्गत, डिव्हाइस भाग क्रमांक टाइप करा.
- उपलब्ध डिव्हाइसेस अंतर्गत, योग्य डिव्हाइस निवडा.
- समाप्त क्लिक करा.
EMIF IP तयार करणे आणि कॉन्फिगर करणे
EMIF IP कसे व्युत्पन्न आणि कॉन्फिगर करायचे ते खालील चरण स्पष्ट करतात. हे वॉकथ्रू DDR4 इंटरफेस तयार करते, परंतु पायऱ्या इतर प्रोटोकॉलसाठी समान आहेत.
- IP कॅटलॉग विंडोमध्ये, Intel Stratix 10 External Memory Interfaces निवडा. (आयपी कॅटलॉग विंडो दिसत नसल्यास, निवडा View ➤ युटिलिटी विंडोज ➤ आयपी कॅटलॉग.)
- आयपी पॅरामीटर एडिटरमध्ये, ईएमआयएफ आयपीसाठी अस्तित्वाचे नाव द्या (तुम्ही येथे दिलेले नाव file IP साठी नाव) आणि निर्देशिका निर्दिष्ट करा. तयार करा वर क्लिक करा.
- पॅरामीटर एडिटरमध्ये एकापेक्षा जास्त टॅब आहेत जिथे तुम्ही तुमची EMIF अंमलबजावणी प्रतिबिंबित करण्यासाठी पॅरामीटर्स कॉन्फिगर करणे आवश्यक आहे:
इंटेल स्ट्रॅटिक्स 10 EMIF पॅरामीटर एडिटर मार्गदर्शक तत्त्वे
तक्ता 1. EMIF पॅरामीटर एडिटर मार्गदर्शक तत्त्वे
| पॅरामीटर एडिटर टॅब | मार्गदर्शक तत्त्वे |
| सामान्य | खालील पॅरामीटर्स योग्यरित्या प्रविष्ट केल्याची खात्री करा:
• डिव्हाइससाठी गती श्रेणी. • मेमरी घड्याळ वारंवारता. • PLL संदर्भ घड्याळ वारंवारता. |
| स्मृती | • वरील पॅरामीटर्स प्रविष्ट करण्यासाठी तुमच्या मेमरी डिव्हाइससाठी डेटा शीटचा संदर्भ घ्या स्मृती टॅब
• तुम्ही ALERT# पिनसाठी विशिष्ट स्थान देखील प्रविष्ट केले पाहिजे. (केवळ DDR4 मेमरी प्रोटोकॉलवर लागू होते.) |
| मेम I/O | • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता
मेम I/O टॅब • प्रगत डिझाइन प्रमाणीकरणासाठी, इष्टतम टर्मिनेशन सेटिंग्ज मिळविण्यासाठी तुम्ही बोर्ड सिम्युलेशन केले पाहिजे. |
| FPGA I/O | • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता
FPGA I/O टॅब • प्रगत डिझाइन प्रमाणीकरणासाठी, योग्य I/O मानके निवडण्यासाठी तुम्ही संबंधित IBIS मॉडेल्ससह बोर्ड सिम्युलेशन केले पाहिजे. |
| मेम टायमिंग | • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता
मेम टायमिंग टॅब • प्रगत डिझाइन प्रमाणीकरणासाठी, तुम्ही तुमच्या मेमरी डिव्हाइसच्या डेटा शीटनुसार पॅरामीटर्स प्रविष्ट केले पाहिजेत. |
| बोर्ड | • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता
बोर्ड टॅब • प्रगत डिझाइन प्रमाणीकरण आणि अचूक वेळ बंद करण्यासाठी, तुम्ही अचूक इंटरसिम्बॉल इंटरफेरन्स (ISI)/ क्रॉसस्टॉक आणि बोर्ड आणि पॅकेज स्क्यू माहिती मिळवण्यासाठी बोर्ड सिम्युलेशन केले पाहिजे आणि ते वर प्रविष्ट करा. बोर्ड टॅब |
| नियंत्रक | तुमच्या मेमरी कंट्रोलरसाठी इच्छित कॉन्फिगरेशन आणि वर्तनानुसार कंट्रोलर पॅरामीटर्स सेट करा. |
| निदान | आपण वरील पॅरामीटर्स वापरू शकता निदान तुमच्या मेमरी इंटरफेसची चाचणी आणि डीबग करण्यात मदत करण्यासाठी टॅब. |
| Exampले डिझाईन्स | द Exampले डिझाईन्स टॅब तुम्हाला डिझाइन एक्स व्युत्पन्न करू देतेampसंश्लेषण आणि सिम्युलेशनसाठी. व्युत्पन्न डिझाइन उदाample ही संपूर्ण EMIF प्रणाली आहे ज्यामध्ये EMIF IP आणि ड्रायव्हर आहे जो मेमरी इंटरफेस प्रमाणित करण्यासाठी यादृच्छिक रहदारी निर्माण करतो. |
वैयक्तिक पॅरामीटर्सवरील तपशीलवार माहितीसाठी, Intel Stratix 10 External Memory Interfaces IP User Guide मधील तुमच्या मेमरी प्रोटोकॉलसाठी योग्य धडा पहा.
सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample
Intel Stratix 10 डेव्हलपमेंट किटसाठी, बहुतेक Intel Stratix 10 EMIF IP सेटिंग्ज त्यांच्या डीफॉल्ट मूल्यांवर सोडणे पुरेसे आहे. संश्लेषण करण्यायोग्य डिझाइन तयार करण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:
- डायग्नोस्टिक्स टॅबवर, उपलब्ध डीबगिंग वैशिष्ट्यांमध्ये प्रवेश प्रदान करण्यासाठी EMIF डीबग टूलकिट/ऑन-चिप डीबग पोर्ट आणि इन-सिस्टम-स्रोत-आणि-प्रोब सक्षम करा.
- माजी वरample Designs टॅबवर, सिंथेसिस बॉक्स चेक केला आहे याची खात्री करा.
- EMIF IP कॉन्फिगर करा आणि Generate Ex वर क्लिक कराampखिडकीच्या वरच्या उजव्या कोपर्यात le डिझाइन.
- EMIF डिझाईन ex साठी निर्देशिका निर्दिष्ट कराample आणि OK वर क्लिक करा. EMIF डिझाइनची यशस्वी पिढी माजीample खालील तयार करते fileqii निर्देशिका अंतर्गत सेट करा.
आकृती 3. व्युत्पन्न सिंथेसाइझ करण्यायोग्य डिझाइन उदाample File रचना
टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस चेकबॉक्स न निवडल्यास, गंतव्य निर्देशिकेमध्ये प्लॅटफॉर्म डिझाइनर डिझाइन असेल files, जे इंटेल क्वार्टस प्राइम सॉफ्टवेअरद्वारे थेट संकलित केले जात नाहीत, परंतु असू शकतात viewप्लॅटफॉर्म डिझायनर अंतर्गत एड किंवा संपादित. या स्थितीत तुम्ही संश्लेषण आणि सिम्युलेशन व्युत्पन्न करण्यासाठी खालील आदेश चालवू शकता file सेट
- संकलित करण्यायोग्य प्रकल्प तयार करण्यासाठी, तुम्ही गंतव्य निर्देशिकेमध्ये quartus_sh -t make_qii_design.tcl स्क्रिप्ट चालवावी.
- सिम्युलेशन प्रोजेक्ट तयार करण्यासाठी, तुम्हाला गंतव्य निर्देशिकेमध्ये quartus_sh -t make_sim_design.tcl स्क्रिप्ट चालवावी लागेल.
संबंधित माहिती
- संश्लेषण उदाampपृष्ठ ४ वर le डिझाइन
- DDR10 साठी इंटेल स्ट्रॅटिक्स 3 EMIF IP पॅरामीटर वर्णन
- DDR10 साठी इंटेल स्ट्रॅटिक्स 4 EMIF IP पॅरामीटर वर्णन
- QDRII/II+/Xtreme साठी Intel Stratix 10 EMIF IP पॅरामीटर वर्णन
- QDR-IV साठी इंटेल स्ट्रॅटिक्स 10 EMIF IP पॅरामीटर वर्णन
- RLDRAM 10 साठी इंटेल स्ट्रॅटिक्स 3 EMIF IP पॅरामीटर वर्णन
ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le
Intel Stratix 10 डेव्हलपमेंट किटसाठी, बहुतेक Intel Stratix 10 EMIF IP सेटिंग्ज त्यांच्या डीफॉल्ट मूल्यांवर सोडणे पुरेसे आहे. डिझाइन तयार करण्यासाठी उदाampसाठी le
सिम्युलेशन, या चरणांचे अनुसरण करा:
- डायग्नोस्टिक्स टॅबवर, तुम्ही दोन कॅलिब्रेशन मोडमधून निवडू शकता: कॅलिब्रेशन वगळा आणि पूर्ण कॅलिब्रेशन. (या मोड्सच्या तपशीलांसाठी, सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणीचा संदर्भ घ्या, नंतर या प्रकरणात.) सिम्युलेशन वेळ कमी करण्यासाठी, जलद सिम्युलेशनसाठी अ‍ॅबस्ट्रॅक्ट PHY निवडा.
- माजी वरample Designs टॅबवर, सिम्युलेशन बॉक्स चेक केला आहे याची खात्री करा. तसेच आवश्यक सिम्युलेशन HDL फॉरमॅट निवडा, एकतर Verilog किंवा VHDL.
- EMIF IP कॉन्फिगर करा आणि Generate Ex वर क्लिक कराampखिडकीच्या वरच्या उजव्या कोपर्यात le डिझाइन.
- EMIF डिझाईन ex साठी निर्देशिका निर्दिष्ट कराample आणि OK वर क्लिक करा.
EMIF डिझाइनची यशस्वी पिढी माजीample एकाधिक तयार करतो file sim/ed_sim डिरेक्ट्री अंतर्गत, विविध समर्थित सिम्युलेटरसाठी सेट करते.
आकृती 4. व्युत्पन्न सिम्युलेशन डिझाइन उदाample File रचना
टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस चेकबॉक्स न निवडल्यास, गंतव्य निर्देशिकेमध्ये प्लॅटफॉर्म डिझाइनर डिझाइन असेल files, जे इंटेल क्वार्टस प्राइम सॉफ्टवेअरद्वारे थेट संकलित केले जात नाहीत, परंतु असू शकतात viewप्लॅटफॉर्म डिझायनर अंतर्गत एड किंवा संपादित. या स्थितीत तुम्ही संश्लेषण आणि सिम्युलेशन व्युत्पन्न करण्यासाठी खालील आदेश चालवू शकता file सेट
- संकलित करण्यायोग्य प्रकल्प तयार करण्यासाठी, तुम्ही गंतव्य निर्देशिकेमध्ये quartus_sh -t make_qii_design.tcl स्क्रिप्ट चालवावी.
- सिम्युलेशन प्रोजेक्ट तयार करण्यासाठी, तुम्हाला गंतव्य निर्देशिकेमध्ये quartus_sh -t make_sim_design.tcl स्क्रिप्ट चालवावी लागेल.
संबंधित माहिती
• सिम्युलेशन उदाample डिझाइन चालू
• Intel Stratix 10 EMIF IP – सिम्युलेटिंग मेमरी IP
• सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी चालू
सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी
बाह्य मेमरी इंटरफेस सिम्युलेशनसाठी, तुम्ही IP जनरेशन दरम्यान डायग्नोस्टिक्स टॅबवर कॅलिब्रेशन वगळा किंवा पूर्ण कॅलिब्रेशन निवडू शकता.
EMIF सिम्युलेशन मॉडेल
हे सारणी स्किप कॅलिब्रेशन आणि संपूर्ण कॅलिब्रेशन मॉडेलच्या वैशिष्ट्यांची तुलना करते.
तक्ता 2. EMIF सिम्युलेशन मॉडेल्स: कॅलिब्रेशन विरुद्ध पूर्ण कॅलिब्रेशन वगळा
| कॅलिब्रेशन वगळा | पूर्ण कॅलिब्रेशन |
| वापरकर्ता तर्कावर लक्ष केंद्रित करणारे सिस्टम-स्तरीय सिम्युलेशन. | कॅलिब्रेशनवर लक्ष केंद्रित करणारे मेमरी इंटरफेस सिम्युलेशन. |
| कॅलिब्रेशनचे तपशील कॅप्चर केलेले नाहीत. | सर्व s कॅप्चर करतेtagकॅलिब्रेशनचे es. |
| डेटा संग्रहित आणि पुनर्प्राप्त करण्याची क्षमता आहे. | समतल करणे, प्रति-बिट डेस्क्यू इ. |
| अचूक कार्यक्षमतेचे प्रतिनिधित्व करते. | |
| बोर्ड स्क्यूचा विचार करत नाही. | |
RTL सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी
हे सारणी EMIF सिम्युलेशन आणि हार्डवेअर अंमलबजावणीमधील मुख्य फरक हायलाइट करते.
तक्ता 3. EMIF RTL सिम्युलेशन बनाम हार्डवेअर अंमलबजावणी
| RTL सिम्युलेशन | हार्डवेअर अंमलबजावणी |
| Nios® इनिशिएलायझेशन आणि कॅलिब्रेशन कोड समांतरपणे कार्यान्वित होते. | निओस इनिशिएलायझेशन आणि कॅलिब्रेशन कोड अनुक्रमे चालवतात. |
| इंटरफेस सिम्युलेशनमध्ये एकाच वेळी cal_done सिग्नल सिग्नलचा दावा करतात. | फिटर ऑपरेशन्स कॅलिब्रेशनचा क्रम निर्धारित करतात आणि इंटरफेस एकाच वेळी cal_done असा दावा करत नाहीत. |
तुम्ही तुमच्या डिझाइनच्या ऍप्लिकेशनसाठी रहदारीच्या नमुन्यांवर आधारित RTL सिम्युलेशन चालवावे. लक्षात घ्या की RTL सिम्युलेशन PCB ट्रेस विलंबांचे मॉडेल करत नाही ज्यामुळे RTL सिम्युलेशन आणि हार्डवेअर अंमलबजावणी दरम्यान विलंबामध्ये विसंगती निर्माण होऊ शकते.
मॉडेलसिमसह बाह्य मेमरी इंटरफेस आयपीचे अनुकरण करणे
ही प्रक्रिया EMIF डिझाइनचे अनुकरण कसे करायचे ते दाखवतेampले
- Mentor Graphics* ModelSim सॉफ्टवेअर लाँच करा आणि निवडा File ➤ डिरेक्टरी बदला. व्युत्पन्न केलेल्या डिझाइनमधील sim/ed_sim/mentor निर्देशिकेवर नेव्हिगेट कराample फोल्डर.
- स्क्रीनच्या तळाशी ट्रान्सक्रिप्ट विंडो प्रदर्शित होत असल्याचे सत्यापित करा. ट्रान्सक्रिप्ट विंडो दिसत नसल्यास, क्लिक करून प्रदर्शित करा View ➤ उतारा.
- ट्रान्सक्रिप्ट विंडोमध्ये, स्त्रोत msim_setup.tcl चालवा.
- स्रोत msim_setup.tcl चालू झाल्यानंतर, ट्रान्सक्रिप्ट विंडोमध्ये ld_debug चालवा.
- ld_debug चालणे पूर्ण झाल्यानंतर, ऑब्जेक्ट विंडो प्रदर्शित झाल्याचे सत्यापित करा. ऑब्जेक्ट्स विंडो दृश्यमान नसल्यास, क्लिक करून प्रदर्शित करा View ➤ वस्तू.
- ऑब्जेक्ट्स विंडोमध्ये, राइट-क्लिक करून आणि Add Wave निवडून तुम्ही सिम्युलेट करू इच्छित सिग्नल निवडा.
- सिम्युलेशनसाठी सिग्नल निवडणे पूर्ण केल्यानंतर, VTranscript विंडोमध्ये रन-ऑल कार्यान्वित करा. सिम्युलेशन पूर्ण होईपर्यंत चालते.
- सिम्युलेशन दृश्यमान नसल्यास, क्लिक करा View ➤ लाट.
संबंधित माहिती
इंटेल स्ट्रॅटिक्स 10 EMIF आयपी - सिम्युलेटिंग मेमरी आयपी
Intel Stratix 10 EMIF IP साठी पिन प्लेसमेंट
हा विषय पिन प्लेसमेंटसाठी मार्गदर्शक तत्त्वे प्रदान करतो.
ओव्हरview
इंटेल स्ट्रॅटिक्स 10 एफपीजीएची खालील रचना आहे:
- प्रत्येक उपकरणामध्ये 2 ते 3 I/O स्तंभ असतात.
- प्रत्येक I/O स्तंभामध्ये 12 I/O बँका असतात.
- प्रत्येक I/O बँकेत 4 लेन असतात.
- प्रत्येक लेनमध्ये 12 सामान्य-उद्देश I/O (GPIO) पिन असतात.
सामान्य पिन मार्गदर्शक तत्त्वे
खालील मुद्दे सामान्य पिन मार्गदर्शक तत्त्वे प्रदान करतात:
- दिलेल्या बाह्य मेमरी इंटरफेससाठी पिन एकाच I/O स्तंभामध्ये राहतील याची खात्री करा.
- एकापेक्षा जास्त बँका व्यापणारे इंटरफेस खालील आवश्यकता पूर्ण करणे आवश्यक आहे:
- बँका एकमेकांना लागून असाव्यात. लगतच्या बँकांच्या माहितीसाठी, Intel Stratix 10 External Memory Interfaces IP User Guide पहा.
- विलंब कमी करण्यासाठी पत्ता आणि कमांड बँक मध्यवर्ती बँकेत असणे आवश्यक आहे. जर मेमरी इंटरफेस बँकांच्या सम संख्येचा वापर करत असेल, तर पत्ता आणि कमांड बँक दोन्ही मध्यवर्ती बँकांपैकी एकामध्ये राहू शकतात.
- न वापरलेले पिन सामान्य हेतूच्या I/O पिन म्हणून वापरले जाऊ शकतात.
- सर्व पत्ता आणि कमांड आणि संबंधित पिन एकाच बँकेत असणे आवश्यक आहे.
- पत्ता आणि कमांड आणि डेटा पिन खालील परिस्थितींमध्ये बँक शेअर करू शकतात:
- पत्ता आणि कमांड आणि डेटा पिन I/O लेन सामायिक करू शकत नाहीत.
- डेटा पिनसाठी पत्ता आणि कमांड बँकेतील फक्त न वापरलेली I/O लेन वापरली जाऊ शकते.
तक्ता 4. सामान्य पिन मर्यादा
| सिग्नल प्रकार | बंधन |
| डेटा स्ट्रोब | DQ गटातील सर्व सिग्नल एकाच I/O लेनमध्ये असणे आवश्यक आहे. |
| डेटा | संबंधित DQ पिन त्याच I/O लेनमध्ये असणे आवश्यक आहे. द्विदिशात्मक डेटा रेषांना समर्थन न करणार्‍या प्रोटोकॉलसाठी, रीड सिग्नल राईट सिग्नलपासून वेगळे गटबद्ध केले पाहिजेत. |
| पत्ता आणि आदेश | पत्ता आणि कमांड पिन I/O बँकेत पूर्वनिर्धारित ठिकाणी असणे आवश्यक आहे. |
लगतच्या बँका
बँका समीप मानल्या जाव्यात म्हणून, त्यांनी त्याच I/O स्तंभात रहाणे आवश्यक आहे, बँका शेजारच्या आहेत की नाही हे निर्धारित करण्यासाठी, Stratix 10 सामान्य उद्देश I मध्ये असलेल्या Stratix 10 Devices विभागातील मॉड्यूलर I/O बँकांचे स्थान आणि पिन संख्या पहा. /ओ
वापरकर्ता मार्गदर्शक.
स्ट्रॅटिक्स 10 सामान्य उद्देश I/O वापरकर्ता मार्गदर्शक मधील सारण्यांचा संदर्भ देताना, ' – ' चिन्ह उपस्थित नसल्यास, दर्शविलेल्या सर्व बँका समीप आहेत असे गृहीत धरणे सुरक्षित आहे; एक '-' चिन्ह सूचित करते की बँक पॅकेजसाठी बंधनकारक नाही.
पिन असाइनमेंट्स
सर्व EMIF I/O पिनसाठी स्थाने निश्चित करण्यासाठी तुम्ही तुमच्या डिव्हाइससाठी पिन टेबलचा संदर्भ घ्यावा. पिन टेबलचा संदर्भ देताना, बँक क्रमांक, I/O बँक निर्देशांक आणि पिन नावे दिली जातात. तुम्ही Intel FPGA वर असलेल्या Stratix 10 स्कीम टेबलमध्ये पत्ता आणि कमांड पिनसाठी पिन निर्देशांक शोधू शकता. webजागा. तुम्ही पिन असाइनमेंट विविध प्रकारे करू शकता. काही इंटरफेस सिग्नल्स मॅन्युअली मर्यादित करणे आणि बाकीचे इंटेल क्वार्टस प्राइम फिटरला हाताळू देणे हा शिफारस केलेला दृष्टीकोन आहे. या पद्धतीमध्ये काही इंटरफेस पिनसाठी कायदेशीर पोझिशन्स शोधण्यासाठी पिन टेबलचा सल्ला घेणे आणि त्यांना .qsf द्वारे नियुक्त करणे समाविष्ट आहे. file जे EMIF डिझाईन ex सह व्युत्पन्न केले आहेampले I/O प्लेसमेंटच्या या पद्धतीसाठी, आपण खालील सिग्नल मर्यादित करणे आवश्यक आहे:
- CK0
- प्रति गट एक DQS पिन
- पीएलएल संदर्भ घड्याळ
- RZQ
वरील मर्यादांवर आधारित, इंटेल क्वार्टस प्राइम फिटर आवश्यकतेनुसार प्रत्येक लेनमध्ये पिन फिरवते. खालील आकृती एक माजी स्पष्ट करतेampखालील निवडीसह DDR3 x72 इंटरफेससाठी पिन असाइनमेंट:
- पत्ता आणि कमांड पिन बँक 2M मध्ये ठेवला आहे आणि त्यासाठी 3 लेन आवश्यक आहेत.
- CK0 बँक 8M मध्ये 2 पिन करण्यासाठी प्रतिबंधित आहे.
- PLL संदर्भ घड्याळ पिन बँक 24M मध्ये पिन 25 आणि 2 पर्यंत मर्यादित आहेत.
- RZQ बँक 26M मध्ये 2 पिन करण्यासाठी प्रतिबंधित आहे.
- डेटा बँक 2N, 2M आणि 2L मध्ये ठेवला आहे आणि त्यासाठी 9 लेन आवश्यक आहेत.
- DQS गट 1-4 बँक 2N मध्ये ठेवले आहेत.
- DQS गट 0 बँक 2M मध्ये ठेवला आहे.
- DQS गट 5-8 बँक 2L मध्ये ठेवले आहेत.
आकृती 5. पिन असाइनमेंट्स उदाample: DDR3 x73 इंटरफेस
यामध्ये माजीample, CK0 ला बँक 8M मध्ये पिन 2 ला मर्यादित करण्यासाठी, तुम्ही .qsf मध्ये खालील ओळ जोडाल file, योग्य पिन टेबलवर आधारित:
वरील पिन असाइनमेंटचे स्वरूप सर्व पिनवर लागू केले जाऊ शकते:
संबंधित माहिती
- Intel Stratix 10 उपकरणांमध्ये मॉड्यूलर I/O बँका
- इंटेल स्ट्रॅटिक्स 10 EMIF IP DDR3
- DDR10 साठी Intel Stratix 4 EMIF IP
- QDRII/II+/Xtreme साठी Intel Stratix 10 EMIF IP
- QDR-IV साठी Intel Stratix 10 EMIF IP
- RLDRAM 10 साठी Intel Stratix 3 EMIF IP
इंटेल स्ट्रॅटिक्स 10 EMIF डिझाइनचे संकलन आणि प्रोग्रामिंगample
तुम्ही .qsf मध्ये आवश्यक पिन असाइनमेंट केल्यानंतर file, आपण डिझाइन संकलित करू शकता माजीampइंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये ले.
- इंटेल क्वार्टस प्राइम फोल्डरवर नेव्हिगेट करा ज्यामध्ये डिझाईन एक्स आहेample निर्देशिका.
- इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडा file, (.qpf).
- संकलन सुरू करण्यासाठी, प्रक्रिया करणे ➤ संकलन सुरू करा वर क्लिक करा. संकलन यशस्वीरित्या पूर्ण केल्याने .sof तयार होते file, जे डिझाइनला हार्डवेअरवर चालवण्यास सक्षम करते.
- संकलित डिझाइनसह तुमचे डिव्हाइस प्रोग्राम करण्यासाठी, टूल्स ➤ प्रोग्रामर वर क्लिक करून प्रोग्रामर उघडा.
- प्रोग्रामरमध्ये, समर्थित डिव्हाइसेस शोधण्यासाठी ऑटो डिटेक्ट क्लिक करा.
- Intel Stratix 10 डिव्हाइस निवडा आणि नंतर बदला निवडा File.
- व्युत्पन्न केलेल्या ed_synth.sof वर नेव्हिगेट करा file आणि उघडा निवडा.
- इंटेल स्ट्रॅटिक्स 10 डिव्हाइसचे प्रोग्रामिंग सुरू करण्यासाठी प्रारंभ करा क्लिक करा. जेव्हा डिव्हाइस यशस्वीरित्या प्रोग्राम केले जाते, तेव्हा विंडोच्या वरच्या उजव्या बाजूला असलेल्या प्रगती बारने 100% (यशस्वी) सूचित केले पाहिजे.
इंटेल स्ट्रॅटिक्स 10 EMIF डिझाइन एक्स डीबग करणेample
बाह्य मेमरी इंटरफेस डिझाइन डीबग करण्यासाठी EMIF डीबग टूलकिट उपलब्ध आहे. टूलकिट तुम्हाला वाचन आणि लेखन समास प्रदर्शित करण्यास आणि डोळ्यांचे आकृती तयार करण्यास अनुमती देते. तुम्ही इंटेल स्ट्रॅटिक्स 10 डेव्हलपमेंट किट प्रोग्राम केल्यानंतर, तुम्ही EMIF डीबग टूलकिट वापरून त्याचे ऑपरेशन सत्यापित करू शकता.
- EMIF डीबग टूलकिट लाँच करण्यासाठी, टूल्स ➤ सिस्टम डीबगिंग टूल्स ➤ एक्सटर्नल मेमरी इंटरफेस टूलकिट वर नेव्हिगेट करा.
- इनिशियल कनेक्शन्स वर क्लिक करा.
- प्रोजेक्टला डिव्हाइसशी लिंक करा क्लिक करा. एक विंडो दिसते; योग्य उपकरण निवडले आहे याची पडताळणी करा आणि योग्य .sof file निवडले आहे.
- मेमरी इंटरफेस कनेक्शन तयार करा क्लिक करा. ओके क्लिक करून डीफॉल्ट सेटिंग्ज स्वीकारा.
इंटेल स्ट्रॅटिक्स 10 डेव्हलपमेंट किट आता EMIF डीबग टूलकिटसह कार्य करण्यासाठी सेट केले आहे आणि तुम्ही संबंधित पर्यायावर डबल-क्लिक करून खालीलपैकी कोणताही अहवाल तयार करू शकता:
- कॅलिब्रेशन पुन्हा चालवा. प्रत्येक DQ/DQS पिनसाठी मार्जिनसह प्रत्येक DQ/DQS गटाच्या कॅलिब्रेशन स्थितीचा सारांश देणारा कॅलिब्रेशन अहवाल तयार करतो.
- ड्रायव्हर मार्जिनिंग. प्रति I/O पिन वाचन आणि लेखन मार्जिनचा सारांश देणारा अहवाल तयार करतो. हे कॅलिब्रेशन मार्जिनिंगपेक्षा वेगळे आहे कारण ड्रायव्हर मार्जिनिंग कॅलिब्रेशन दरम्यान न करता वापरकर्ता मोड ट्रॅफिक दरम्यान कॅप्चर केले जाते
- डोळा आकृती तयार करा. कॅलिब्रेशन डेटा पॅटर्नवर आधारित प्रत्येक DQ पिनसाठी डोळा आकृती वाचणे आणि लिहिणे तयार करते.
- समाप्ती कॅलिब्रेट करा. भिन्न टर्मिनेशन व्हॅल्यू स्वीप करते आणि प्रत्येक टर्मिनेशन व्हॅल्यू प्रदान करत असलेल्या मार्जिनचा अहवाल देते. मेमरी इंटरफेससाठी इष्टतम समाप्ती निवडण्यात मदत करण्यासाठी हे वैशिष्ट्य वापरा.
संबंधित माहिती
इंटेल स्ट्रॅटिक्स 10 EMIF आयपी डीबगिंग
डिझाईन माजीampबाह्य मेमरी इंटरफेसचे वर्णन इंटेल स्ट्रॅटिक्स 10 FPGA IP
जेव्हा तुम्ही तुमचा EMIF IP पॅरामीटराइज आणि व्युत्पन्न करता, तेव्हा सिम्युलेशन आणि सिंथेसिससाठी सिस्टम डिरेक्ट्री तयार करते हे तुम्ही निर्दिष्ट करू शकता. file सेट करा, आणि जनरेट करा file स्वयंचलितपणे सेट करते. जर तुम्ही उदा. अंतर्गत सिम्युलेशन किंवा सिंथेसिस निवडले असेलampले डिझाइन Fileमाजी वर sampले डिझाईन टॅबवर, सिस्टम संपूर्ण सिम्युलेशन तयार करते file संच किंवा संपूर्ण संश्लेषण file आपल्या निवडीनुसार सेट करा.
संश्लेषण उदाampले डिझाइन
संश्लेषण उदाample डिझाइनमध्ये खालील आकृतीमध्ये दर्शविलेले प्रमुख ब्लॉक्स आहेत.
- ट्रॅफिक जनरेटर, जो संश्लेषित करण्यायोग्य Avalon®-MM example ड्रायव्हर जो पॅरामीटराइज्ड नंबरच्या पत्त्यांवर वाचन आणि लिहिण्याचा छद्म-यादृच्छिक नमुना लागू करतो. ट्रॅफिक जनरेटर मेमरीमधून वाचलेल्या डेटावर लक्ष ठेवतो आणि ते लिखित डेटाशी जुळत असल्याची खात्री करून घेतो आणि अन्यथा अपयशी ठरतो.
- मेमरी इंटरफेसचे एक उदाहरण, ज्यामध्ये हे समाविष्ट आहे:
- एक मेमरी कंट्रोलर जो Avalon-MM इंटरफेस आणि AFI इंटरफेस दरम्यान नियंत्रित करतो.
- PHY, जे वाचन आणि लेखन ऑपरेशन्स करण्यासाठी मेमरी कंट्रोलर आणि बाह्य मेमरी उपकरणांमध्ये इंटरफेस म्हणून काम करते.
आकृती 6. संश्लेषण उदाampले डिझाइन
जर तुम्ही Ping Pong PHY वैशिष्ट्य वापरत असाल तर, संश्लेषण माजीample डिझाईनमध्ये दोन ट्रॅफिक जनरेटर समाविष्ट आहेत जे दोन स्वतंत्र मेमरी डिव्हाइसेसना दोन स्वतंत्र कंट्रोलर आणि एक सामान्य PHY द्वारे कमांड जारी करतात, खालील आकृतीमध्ये दर्शविल्याप्रमाणे.
आकृती 7. संश्लेषण उदाampपिंग पॉंग PHY साठी le डिझाइन
तुम्ही RLDRAM 3 वापरत असल्यास, संश्लेषणातील रहदारी जनरेटर उदाample design खालील आकृतीत दाखवल्याप्रमाणे AFI वापरून PHY शी थेट संवाद साधते.
आकृती 8. संश्लेषण उदाample RLDRAM 3 इंटरफेससाठी डिझाइन
टीप: जर एक किंवा अधिक पीएलएल शेअरिंग मोड, डीएलएल शेअरिंग मोड, किंवा ओसीटी शेअरिंग मोड पॅरामीटर्स नो शेअरिंग व्यतिरिक्त कोणत्याही मूल्यावर सेट केले असतील तर, संश्लेषण उदा.ample डिझाइनमध्ये दोन ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे असतील. दोन ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे पॅरामीटर सेटिंग्जद्वारे परिभाषित केल्यानुसार केवळ सामायिक PLL/DLL/OCT कनेक्शनद्वारे संबंधित आहेत. ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे दाखवतात की तुम्ही तुमच्या स्वतःच्या डिझाइनमध्ये असे कनेक्शन कसे बनवू शकता.
टीप: इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन वापरकर्ता मार्गदर्शक मध्ये वर्णन केल्याप्रमाणे तृतीय-पक्ष संश्लेषण प्रवाह: EMIF IP साठी तृतीय-पक्ष संश्लेषण समर्थित प्रवाह नाही.
संबंधित माहिती
सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample on
सिम्युलेशन उदाampले डिझाइन
सिम्युलेशन उदाample डिझाइनमध्ये खालील आकृतीमध्ये दर्शविलेले प्रमुख ब्लॉक्स आहेत.
- संश्लेषणाचे उदाहरण उदाampले डिझाइन. मागील विभागात वर्णन केल्याप्रमाणे, संश्लेषण माजीample डिझाइनमध्ये ट्रॅफिक जनरेटर आणि मेमरी इंटरफेसचे उदाहरण आहे. हे ब्लॉक्स अमूर्त सिम्युलेशन मॉडेल्ससाठी डीफॉल्ट आहेत जेथे जलद सिम्युलेशनसाठी योग्य आहे.
- मेमरी मॉडेल, जे जेनेरिक मॉडेल म्हणून कार्य करते जे मेमरी प्रोटोकॉल वैशिष्ट्यांचे पालन करते. वारंवार, मेमरी विक्रेते त्यांच्या विशिष्ट मेमरी घटकांसाठी सिम्युलेशन मॉडेल प्रदान करतात जे तुम्ही त्यांच्यावरून डाउनलोड करू शकता webसाइट्स
- एक स्टेटस चेकर, जो बाह्य मेमरी इंटरफेस आयपी आणि ट्रॅफिक जनरेटर वरून एकंदर पास किंवा अयशस्वी स्थिती सिग्नल करण्यासाठी स्टेटस सिग्नलचे निरीक्षण करतो.
आकृती 9. सिम्युलेशन उदाampले डिझाइन
तुम्ही Ping Pong PHY वैशिष्ट्य वापरत असल्यास, सिम्युलेशन माजीample डिझाईनमध्ये दोन ट्रॅफिक जनरेटर समाविष्ट आहेत जे दोन स्वतंत्र मेमरी डिव्हाइसेसना दोन स्वतंत्र कंट्रोलर आणि एक सामान्य PHY द्वारे कमांड जारी करतात, खालील आकृतीमध्ये दर्शविल्याप्रमाणे.
आकृती 10. सिम्युलेशन उदाampपिंग पॉंग PHY साठी le डिझाइन
तुम्ही RLDRAM 3 वापरत असल्यास, सिम्युलेशनमधील रहदारी जनरेटर उदाample design खालील आकृतीत दाखवल्याप्रमाणे AFI वापरून PHY शी थेट संवाद साधते.
आकृती 11. सिम्युलेशन उदाample RLDRAM 3 इंटरफेससाठी डिझाइन
संबंधित माहिती
ईएमआयएफ डिझाईन तयार करणे उदाampवर सिम्युलेशन साठी le
Example डिझाइन इंटरफेस टॅब
पॅरामीटर एडिटरमध्ये माजीample डिझाईन टॅब जो तुम्हाला तुमचे माजी पॅरामीटराइज आणि व्युत्पन्न करण्यास अनुमती देतोample designs.l
उपलब्ध उदाampले डिझाईन्स विभाग
सिलेक्ट डिझाइन पुलडाउन तुम्हाला इच्छित एक्स निवडण्याची परवानगी देतेampले डिझाइन. सध्या, EMIF माजीample Design ही एकमेव उपलब्ध निवड आहे, आणि ती डीफॉल्टनुसार निवडली जाते.
बाह्य मेमरी इंटरफेससाठी दस्तऐवज पुनरावृत्ती इतिहास Intel Stratix 10 FPGA IP Design Exampवापरकर्ता मार्गदर्शक
| दस्तऐवज आवृत्ती | इंटेल क्वार्टस प्राइम आवृत्ती | बदल |
| 2021.03.29 | 21.1 | • मध्ये Exampले डिझाईन क्विक स्टार्ट धडा, NCSim* सिम्युलेटरचे संदर्भ काढून टाकले. |
| 2018.09.24 | 18.1 | • मध्ये अपडेट केलेले आकडे सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample आणि ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय |
| 2018.05.07 | 18.0 | • पासून दस्तऐवज शीर्षक बदलले इंटेल स्ट्रॅटिक्स 10 बाह्य मेमरी इंटरफेस आयपी डिझाइन उदाampवापरकर्ता मार्गदर्शक करण्यासाठी बाह्य मेमरी इंटरफेस इंटेल स्ट्रॅटिक्स 10 FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक.
• मध्ये बुलेट पॉइंट दुरुस्त केले ओव्हरview च्या विभाग Intel Stratix 10 EMIF IP साठी पिन प्लेसमेंट विषय |
| तारीख | आवृत्ती | बदल |
| नोव्हेंबर २०२४ | 2017.11.06 | प्रारंभिक प्रकाशन. |
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
कागदपत्रे / संसाधने
 |
इंटेल बाह्य मेमरी इंटरफेस इंटेल स्ट्रॅटिक्स 10 एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक बाह्य मेमरी इंटरफेस इंटेल स्ट्रॅटिक्स 10 FPGA IP डिझाइन उदाample, External, Memory Interfaces Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP डिझाइन उदाample |
