इंटेल एरर मेसेज रजिस्टर अनलोडर एफपीजीए आयपी

त्रुटी संदेश नोंदणी अनलोडर Intel® FPGA IP कोर वापरकर्ता मार्गदर्शक

Error Message Register Unloader Intel® FPGA IP core (altera_emr_unloader) समर्थित Intel FPGA उपकरणांमध्ये हार्डन एरर डिटेक्शन सर्किट्रीमधील डेटा वाचतो आणि संग्रहित करतो. डिव्हाइस EMR वाचण्यासाठी तुम्ही एरर मेसेज रजिस्टर अनलोडर IP कोरचा Avalon® स्ट्रीमिंग (Avalon-ST) लॉजिक इंटरफेस वापरू शकता.

आकृती 1. एरर मेसेज रजिस्टर अनलोडर ब्लॉक डायग्राम

जेव्हा हार्डवेअर EMR सामग्री अद्यतनित करते, तेव्हा IP कोर EMR सामग्री वाचतो (किंवा अनलोड करतो) आणि डीसीरियलाइज करतो आणि इतर तर्कशास्त्र (जसे की इंटेल FPGA Advanced SEU डिटेक्शन IP कोर, Intel FPGA फॉल्ट इंजेक्शन IP कोर, किंवा वापरकर्ता लॉजिक) ऍक्सेस करण्यास अनुमती देतो. EMR सामग्री एकाच वेळी.

वैशिष्ट्ये

• इंटेल FPGA उपकरणांसाठी त्रुटी नोंदणी संदेश सामग्री पुनर्प्राप्त आणि संग्रहित करते
• CRAM बिट्स न बदलता EMR रजिस्टर सामग्री मूल्याच्या इंजेक्शनला परवानगी देते
• Avalon (-ST) इंटरफेस
• पॅरामीटर एडिटर GUI सह सुलभ इन्स्टंटेशन
• VHDL किंवा Verilog HDL संश्लेषण व्युत्पन्न करते files

आयपी कोर डिव्हाइस समर्थन

खालील उपकरणे एरर मेसेज रजिस्टर अनलोडर आयपी कोरला समर्थन देतात:

तक्ता 1. आयपी कोर डिव्हाइस सपोर्ट

डिझाइन सॉफ्टवेअर	आयपी कोर डिव्हाइस समर्थन
इंटेल क्वार्टस® प्राइम प्रो संस्करण	Intel Arria® 10 आणि Intel Cyclone® 10 GX डिव्हाइसेस
इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन	Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV, आणि Stratix V डिव्हाइसेस

संसाधनाचा वापर आणि कार्यप्रदर्शन

इंटेल क्वार्टस प्राइम सॉफ्टवेअर चक्रीवादळ V (5CGXFC7C7F23C8) FPGA उपकरणासाठी खालील संसाधन अंदाज व्युत्पन्न करते. इतर समर्थित उपकरणांसाठी परिणाम समान आहेत.

तक्ता 2. एरर मेसेज रजिस्टर अनलोडर आयपी कोअर डिव्हाइस रिसोर्स युटिलायझेशन

साधन	ALMs	लॉजिक रजिस्टर्स		M20K
		प्राथमिक	दुय्यम
5CGXFC7C7F23C8	37	128	33	0

कार्यात्मक वर्णन

सपोर्टेड इंटेल FPGA डिव्‍हाइसेसमध्ये एरर मेसेज रजिस्टर असते जे कॉन्फिगरेशन RAM (CRAM) मध्‍ये CRC एररची घटना सूचित करते. एकल इव्हेंट अपसेट (SEU) मुळे CRAM त्रुटी येऊ शकतात. FPGA डिव्हाइस EMR मध्ये प्रवेश करण्यासाठी तुम्ही एरर मेसेज रजिस्टर अनलोडर IP कोरचा Avalon-ST लॉजिक इंटरफेस वापरू शकता. उदाample, डिव्हाइस EMR माहिती ऍक्सेस करण्यासाठी तुम्ही Intel FPGA फॉल्ट इंजेक्शन आणि Intel FPGA Advanced SEU Detection IP कोर सह एरर मेसेज रजिस्टर अनलोडर IP कोर वापरू शकता. एरर मेसेज रजिस्टर अनलोडर आयपी कोर उपकरण EMR चे निरीक्षण करते. जेव्हा हार्डवेअर EMR सामग्री अद्यतनित करते, तेव्हा IP कोर वाचतो (किंवा अनलोड करतो) आणि EMR सामग्री डी-सीरियलाइज करतो. आयपी कोअर इतर लॉजिकला (जसे की इंटेल एफपीजीए अॅडव्हान्स्ड एसईयू डिटेक्शन आयपी कोर, इंटेल एफपीजीए फॉल्ट इंजेक्शन आयपी कोर, किंवा वापरकर्ता लॉजिक) एकाच वेळी EMR सामग्रीमध्ये प्रवेश करू देतो. पृष्ठ 1 वरील #unique_1/unique_42_Connect_3_image_fbb_3mm_gs मध्ये दाखवल्याप्रमाणे, एरर मेसेज रजिस्टर अनलोडर आयपी कोर काही उपकरणांसाठी सीआरसी एरर व्हेरिफाय आयपी कोर इन्स्टंट करते.
टीप: तुमच्या FPGA डिव्हाइससाठी SEU समर्थनाविषयी अधिक माहितीसाठी, डिव्हाइस हँडबुकच्या SEU शमन प्रकरणाचा संदर्भ घ्या.

एरर मेसेज रजिस्टर
काही सिंगल इव्हेंट अपसेट (SEU) FPGA डिव्‍हाइसमध्‍ये सॉफ्ट एररमुळे डिव्‍हाइसच्‍या कोणत्याही CRAM बिट्समध्‍ये फ्लिप शोधण्‍यासाठी बिल्ट-इन एरर डिटेक्शन सर्किटरी असते. डिव्हाइस EMR साठी बिट असाइनमेंट डिव्हाइस कुटुंबानुसार बदलतात. तुमच्या FPGA डिव्हाइस कुटुंबासाठी EMR बिट्सच्या तपशीलांसाठी, डिव्हाइस हँडबुकच्या SEU शमन प्रकरणाचा संदर्भ घ्या.

सिग्नल

तक्ता 3. त्रुटी संदेश नोंदणी अनलोडर सिग्नल

सिग्नल	रुंदी	दिशा	वर्णन
घड्याळ	1	इनपुट	इनपुट घड्याळ सिग्नल.
रीसेट	1	इनपुट	सक्रिय-उच्च तर्कशास्त्र रीसेट सिग्नल.
emr_read	1	इनपुट	ऐच्छिक. हा सक्रिय-उच्च सिग्नल वर्तमान EMR सामग्री पुन्हा वाचण्यास प्रारंभ करतो. जेव्हा डिव्हाइसला नवीन त्रुटी आढळते तेव्हा EMR सामग्री अद्यतनित होते. ईएमआरमध्ये नवीन त्रुटी आढळून येईपर्यंत त्रुटी असते, जरी अंतर्गत किंवा बाह्य स्क्रबिंग त्रुटी सुधारते.
crcerror	1	आउटपुट	CRC त्रुटी शोधणे सूचित करते. हा सिग्नल एरर मेसेज रजिस्टर अनलोडर आयपी कोरच्या क्लॉक पोर्टवर सिंक्रोनाइझ होतो.
crcerror_pin	1	आउटपुट	हा सिग्नल CRC_Error पिनशी कनेक्ट करा. हा सिग्नल डिव्हाइसच्या अंतर्गत ऑसिलेटरशी समकालिक आहे.
crcerror_clk	1	इनपुट	CRC त्रुटी IP कोर इनपुट घड्याळ सिग्नल सत्यापित करा.
crcerror_reset	1	इनपुट	CRC त्रुटी सत्यापित करा IP कोर सक्रिय-उच्च लॉजिक रीसेट सिग्नल.
emr[N-1:0]	46, 67, किंवा 78	आउटपुट	या डेटा पोर्टमध्‍ये डिव्‍हाइस हँडबुक SEU शमन धड्यामध्‍ये परिभाषित केल्याप्रमाणे, डिव्‍हाइसच्‍या एरर मेसेज रेजिस्‍टर सामग्रीचा समावेश आहे: • Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेसमध्ये 78-बिट EMRs आहेत • Stratix V, Arria V, आणि Cyclone V डिव्हाइसेसमध्ये 67-बिट EMRs आहेत • जुन्या उपकरणांमध्ये 46-बिट EMRs असतात EMR आउटपुट सिग्नल Avalon-ST इंटरफेस व्याख्येचे पालन करतात. N 46, 67 किंवा 78 आहे.
emr_valid	1	आउटपुट	emr सिग्नल सामग्री वैध असताना सक्रिय उच्च. हे सिग्नल Avalon इंटरफेस व्याख्येचे पालन करते.
emr_error	1	आउटपुट	जेव्हा वर्तमान EMR आउटपुट ट्रान्सफरमध्ये त्रुटी असते आणि त्याकडे दुर्लक्ष केले पाहिजे तेव्हा हा सिग्नल जास्त सक्रिय असतो. सामान्यतः, हा सिग्नल सूचित करतो की EMR इनपुट घड्याळ खूप मंद आहे. हे सिग्नल Avalon इंटरफेस व्याख्येचे पालन करते.
endoffllchip	1	आउटपुट	पर्यायी आउटपुट सिग्नल जो संपूर्ण उपकरणासाठी प्रत्येक पूर्ण-चिप त्रुटी शोध चक्राचा शेवट दर्शवतो. Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V, आणि Cyclone V फक्त डिव्हाइसेस.

टायमिंग

एरर मेसेज रजिस्टर अनलोडर आयपी कोअरला डिव्हाईस एरर मेसेज सर्किटरीसाठी दोन क्लॉक सायकल्स आवश्यक आहेत, तसेच EMR सामग्री अनलोड करण्यासाठी पुढील अतिरिक्त एरर मेसेज रजिस्टर अनलोडर इनपुट क्लॉक सायकल्स आवश्यक आहेत: N + 3 जेथे N ही emr सिग्नल रुंदी आहे.

• Intel Arria 122 आणि Intel Cyclone 10 GX उपकरणांसाठी 10 घड्याळ सायकल
• Stratix V, Arria V आणि Cyclone V उपकरणांसाठी 70 घड्याळ चक्रे
• Stratix IV आणि Arria II GZ/GX उपकरणांसाठी 49 घड्याळ चक्रे

आयपी टाइमिंग वर्तन (Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस)
खालील वेव्हफॉर्म्स इंटेल एरिया 10 आणि इंटेल सायक्लोन 10 GX उपकरणांसाठी एरर मेसेज रजिस्टर अनलोडर IP कोर टायमिंग वर्तन दर्शवतात.

आकृती 2. सुधारण्यायोग्य त्रुटींसाठी emr_valid सिग्नल (0 < स्तंभ-आधारित प्रकार < 3'b111) वेळ आकृती

आकृती 3. केवळ पॉवर अप नंतर सुधारण्यायोग्य त्रुटींसाठी emr_valid सिग्नल (स्तंभ-आधारित प्रकार == 3'b0)
टीप: प्रथम बिटस्ट्रीमसह लोड केल्यावर, FPGA फ्रेम-आधारित EDCRC एकदा कार्यान्वित करते, स्तंभ-आधारित चेक बिटची गणना करते आणि स्तंभ-आधारित EDCRC मध्ये रूपांतरित करते. हा टाइमिंग डायग्राम फ्रेम-आधारित EDCRC दरम्यान आढळलेल्या त्रुटीचा संदर्भ देत आहे.

आकृती 4. दुरुस्त न करता येणाऱ्या त्रुटींसाठी emr_valid सिग्नल

आकृती 5. emr_error टाइमिंग डायग्राम

इतर सर्व डिव्हाइस वेळ
खालील वेव्हफॉर्म्स स्ट्रॅटिक्स V, स्ट्रॅटिक्स IV, एरिया V, एरिया II GZ/GX, आणि चक्रीवादळ V उपकरणांसाठी एरर मेसेज रजिस्टर अनलोडर IP कोर टायमिंग वर्तन दर्शवतात.

आकृती 6. emr_read टाइमिंग डायग्राम

आकृती 7. emr_valid वेळ आकृती

आकृती 8. उदाample EMR त्रुटी वेळ आकृती

• 2 सलग SEU त्रुटींच्या बाबतीत, IP कोर हरवलेल्या EMR सामग्रीसाठी emr_error ची पुष्टी करतो.
• आयपी कोर ईएमआर वापरकर्ता अद्यतन नोंदणीची मागील सामग्री वापरकर्ता शिफ्ट रजिस्टरमध्ये लोड करण्यापूर्वी, पुढील त्रुटीसाठी crcerror नाडीची घसरत जाणारी धार ओळखल्यास, emr_error असा दावा करतो.
• crcerror deasserts emr_error ची वाढती किनार.
• emr_error ही एक गंभीर सिस्टीम स्थिती आहे आणि एरर मेसेज रजिस्टर अनलोडर इनपुट क्लॉक खूप मंद असल्याचे सूचित करू शकते.

पॅरामीटर सेटिंग्ज

तक्ता 4. एरर मेसेज रजिस्टर अनलोडर पॅरामीटर्स

पॅरामीटर	मूल्य	डीफॉल्ट	वर्णन
CRC त्रुटी तपासा घड्याळ विभाजक	९७१६५, ९७१६६, ९७१६७, ९७१६८, ९७११०, 32, 64, 128, 256	2	अंतर्गत ऑसिलेटरवर लागू करण्यासाठी त्रुटी शोध घड्याळ विभाजक मूल्य दर्शवते. विभाजित घड्याळ अंतर्गत CRC कार्य चालवते. ही सेटिंग ERROR_CHECK_FREQUENCY_DIVISOR शी जुळली पाहिजे इंटेल क्वार्टस प्राइम सेटिंग्ज File (.qsf) सेटिंग, अन्यथा सॉफ्टवेअर चेतावणी जारी करते. Stratix IV आणि Arria II उपकरणे 1 च्या मूल्याला समर्थन देत नाहीत.
व्हर्च्युअल जे सक्षम कराTAG सीआरसी त्रुटी इंजेक्शन	चालू, बंद	बंद	J द्वारे EMR नोंदणी सामग्री इंजेक्ट करण्यासाठी इन-सिस्टम स्रोत आणि प्रोब्स (ISSP) कार्यक्षमता सक्षम करतेTAG CRAM मूल्य न बदलता इंटरफेस. या इंटरफेसचा वापर वापरकर्ता लॉजिकचे ट्रबलशूट करण्यासाठी करा जे कोरशी जोडलेले आहे.
इनपुट घड्याळ वारंवारता	कोणतीही	50 MHz	एरर मेसेज रजिस्टर अनलोडर आयपी कोर इनपुट क्लॉकची वारंवारता निर्दिष्ट करते. हा पर्याय लागू होतो जेव्हा इनपुट घड्याळ अंतर्गत ऑसिलेटर वरून चालविले जाते पॅरामीटर बंद आहे.
इनपुट घड्याळ अंतर्गत ऑसिलेटर वरून चालविले जाते	चालू, बंद	बंद	अंतर्गत आंदोलक कोर इनपुट घड्याळ प्रदान करते हे सूचित करते. जर अंतर्गत ऑसिलेटर वापरकर्त्याच्या डिझाइनचे मुख्य इनपुट घड्याळ चालवत असेल तर हे पॅरामीटर सक्षम करा. टीप: सीआरसी एरर चेक क्लॉक डिव्हिजरद्वारे अंतर्गत ऑसीलेटरची वारंवारता प्रभावित होत नाही.
CRC त्रुटी इनपुट घड्याळ वारंवारता सत्यापित करा	10 - 50 MHz	50 MHz	CRC त्रुटी सत्यापित करते IP कोर (ALTERA_CRCERROR_VERIFY) इनपुट घड्याळ वारंवारता निर्दिष्ट करते. फक्त Stratix IV आणि Arria II साधने.
पूर्ण चिप एरर डिटेक्शन सायकल पूर्ण करणे	चालू, बंद	बंद	ऐच्छिक. प्रत्येक पूर्ण चिप त्रुटी शोध चक्राच्या शेवटी या सिग्नलचा दावा करण्यासाठी चालू करा. Stratix V, Intel Arria 10, Arria V, Cyclone V, आणि Intel Cyclone 10 GX साधने फक्त.

इंटेल एफपीजीए आयपी कोर स्थापित करणे आणि परवाना देणे

इंटेल क्वार्टस प्राइम सॉफ्टवेअर इंस्टॉलेशनमध्ये इंटेल एफपीजीए आयपी लायब्ररी समाविष्ट आहे. ही लायब्ररी अतिरिक्त परवान्याशिवाय तुमच्या उत्पादन वापरासाठी अनेक उपयुक्त IP कोर प्रदान करते. काही इंटेल FPGA IP कोर उत्पादन वापरासाठी स्वतंत्र परवाना खरेदी करणे आवश्यक आहे. Intel FPGA IP मूल्यमापन मोड तुम्हाला पूर्ण उत्पादन IP कोर परवाना खरेदी करण्याचा निर्णय घेण्यापूर्वी, सिम्युलेशन आणि हार्डवेअरमध्ये या परवानाकृत इंटेल FPGA IP कोरचे मूल्यांकन करण्याची परवानगी देतो. तुम्ही हार्डवेअर चाचणी पूर्ण केल्यानंतर आणि उत्पादनात IP वापरण्यासाठी तयार झाल्यानंतरच तुम्हाला परवानाकृत इंटेल आयपी कोरसाठी पूर्ण उत्पादन परवाना खरेदी करण्याची आवश्यकता आहे. इंटेल क्वार्टस प्राइम सॉफ्टवेअर डीफॉल्टनुसार खालील ठिकाणी आयपी कोर स्थापित करते:

आकृती 9. IP कोर स्थापना पथ

तक्ता 5. आयपी कोर इन्स्टॉलेशन स्थाने

स्थान	सॉफ्टवेअर	प्लॅटफॉर्म
:\intelFPGA_pro\quartus\ip\altera	इंटेल क्वार्टस प्राइम प्रो एडिशन	विंडोज*
:\intelFPGA\quartus\ip\altera	इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन	खिडक्या
:/intelFPGA_pro/quartus/ip/altera	इंटेल क्वार्टस प्राइम प्रो एडिशन	लिनक्स *
:/intelFPGA/quartus/ip/altera	इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन	लिनक्स

सानुकूलित करणे आणि IP कोर निर्माण करणे
तुम्ही विविध प्रकारच्या अॅप्लिकेशन्सना समर्थन देण्यासाठी IP कोर सानुकूलित करू शकता. इंटेल क्वार्टस प्राइम आयपी कॅटलॉग आणि पॅरामीटर एडिटर तुम्हाला आयपी कोर पोर्ट, वैशिष्ट्ये आणि आउटपुट त्वरीत निवडण्याची आणि कॉन्फिगर करण्याची परवानगी देतात. files.

आयपी कॅटलॉग आणि पॅरामीटर एडिटर
आयपी कॅटलॉग तुमच्या प्रोजेक्टसाठी उपलब्ध असलेले आयपी कोर दाखवतो, ज्यामध्ये इंटेल एफपीजीए आयपी आणि तुम्ही आयपी कॅटलॉग शोध पाथमध्ये जोडलेल्या इतर आयपीचा समावेश आहे.. आयपी कोर शोधण्यासाठी आणि सानुकूलित करण्यासाठी आयपी कॅटलॉगची खालील वैशिष्ट्ये वापरा:

• सक्रिय डिव्हाइस कुटुंबासाठी आयपी दर्शवण्यासाठी किंवा सर्व डिव्हाइस कुटुंबांसाठी आयपी दर्शवण्यासाठी आयपी कॅटलॉग फिल्टर करा. तुमच्याकडे कोणताही प्रकल्प उघडला नसल्यास, आयपी कॅटलॉगमधील डिव्हाइस फॅमिली निवडा.
• IP कॅटलॉगमध्ये कोणतेही पूर्ण किंवा आंशिक IP कोर नाव शोधण्यासाठी शोध फील्डमध्ये टाइप करा.
• समर्थित उपकरणांबद्दल तपशील प्रदर्शित करण्यासाठी, IP कोरचे इंस्टॉलेशन फोल्डर उघडण्यासाठी आणि IP दस्तऐवजीकरणाच्या लिंकसाठी IP कॅटलॉगमधील IP कोर नावावर उजवे-क्लिक करा.
• क्लिक करा साठी शोधा भागीदार आयपी वरील भागीदार आयपी माहिती अॅक्सेस करण्यासाठी web.

पॅरामीटर एडिटर तुम्हाला आयपी व्हेरिएशन नाव, पर्यायी पोर्ट्स आणि आउटपुट निर्दिष्ट करण्यास सूचित करतो file पिढी पर्याय. पॅरामीटर एडिटर उच्च-स्तरीय Intel Quartus Prime IP व्युत्पन्न करतो file (.ip) इंटेल क्वार्टस प्राइम प्रो एडिशन प्रोजेक्ट्समधील IP भिन्नतेसाठी. पॅरामीटर एडिटर उच्च-स्तरीय क्वार्टस IP व्युत्पन्न करतो file (.qip) इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन प्रोजेक्ट्समधील IP भिन्नतेसाठी. या files प्रकल्पातील आयपी भिन्नतेचे प्रतिनिधित्व करतात आणि पॅरामीटरायझेशन माहिती संग्रहित करतात.

आकृती 10. आयपी पॅरामीटर एडिटर (इंटेल क्वार्टस प्राइम प्रो एडिशन)

आकृती 11. आयपी पॅरामीटर एडिटर (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

पॅरामीटर संपादक
पॅरामीटर एडिटर तुम्हाला IP कोर पोर्ट्स, पॅरामीटर्स आणि आउटपुट कॉन्फिगर करण्यात मदत करतो file पिढी पर्याय. मूलभूत पॅरामीटर एडिटर नियंत्रणांमध्ये खालील गोष्टींचा समावेश आहे:

• विशिष्ट अनुप्रयोगांसाठी (निवडक कोरसाठी) प्रीसेट पॅरामीटर मूल्ये लागू करण्यासाठी प्रीसेट विंडो वापरा.
• यासाठी तपशील विंडो वापरा view पोर्ट आणि पॅरामीटर वर्णन, आणि दस्तऐवजीकरण लिंक क्लिक करा.
• व्युत्पन्न करा क्लिक करा ➤ टेस्टबेंच सिस्टम तयार करण्यासाठी टेस्टबेंच सिस्टम व्युत्पन्न करा (निवडक कोरसाठी).
• Generate ➤ Generate Ex वर क्लिक कराampले डिझाईन एक माजी व्युत्पन्न करण्यासाठीample डिझाइन (निवडक कोरसाठी).
• सहचर विरुद्ध सिस्टमचे जेनेरिक घटक प्रमाणित करण्यासाठी सिस्टम अखंडता सत्यापित करा क्लिक करा files (फक्त प्लॅटफॉर्म डिझाइनर सिस्टम)
• सहचर विरुद्ध सिस्टमचे जेनेरिक घटक प्रमाणित करण्यासाठी सर्व सिस्टम माहिती समक्रमित करा क्लिक करा files (फक्त प्लॅटफॉर्म डिझाइनर सिस्टम)

आयपी कॅटलॉग प्लॅटफॉर्म डिझायनरमध्ये देखील उपलब्ध आहे (View ➤ आयपी कॅटलॉग). प्लॅटफॉर्म डिझायनर आयपी कॅटलॉगमध्ये अनन्य सिस्टम इंटरकनेक्ट, व्हिडिओ आणि इमेज प्रोसेसिंग आणि इतर सिस्टम-स्तरीय IP समाविष्ट आहेत जे इंटेल क्वार्टस प्राइम आयपी कॅटलॉगमध्ये उपलब्ध नाहीत. अनुक्रमे प्लॅटफॉर्म डिझायनर (मानक) आणि प्लॅटफॉर्म डिझायनरमध्ये IP च्या वापराविषयी माहितीसाठी प्लॅटफॉर्म डिझायनरसह सिस्टम तयार करणे किंवा प्लॅटफॉर्म डिझाइनर (मानक) सह सिस्टम तयार करणे पहा.

संबंधित माहिती

• प्लॅटफॉर्म डिझाइनरसह सिस्टम तयार करणे
• प्लॅटफॉर्म डिझायनर (मानक) (मानक) सह एक प्रणाली तयार करणे

IP कोर पॅरामीटर्स आणि पर्याय निर्दिष्ट करणे
IP कोर पॅरामीटर्स आणि पर्याय निर्दिष्ट करण्यासाठी या चरणांचे अनुसरण करा.

1. प्लॅटफॉर्म डिझायनर आयपी कॅटलॉग (टूल्स ➤ आयपी कॅटलॉग) मध्ये, सानुकूलित करण्यासाठी आयपी कोरच्या नावावर शोधा आणि डबल क्लिक करा. पॅरामीटर एडिटर दिसेल.
2. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. हे नाव IP कोर भिन्नता ओळखते fileतुमच्या प्रकल्पात आहे. सूचित केल्यास, लक्ष्य FPGA डिव्हाइस कुटुंब आणि आउटपुट देखील निर्दिष्ट करा file एचडीएल प्राधान्य. ओके क्लिक करा.
3. तुमच्या IP भिन्नतेसाठी पॅरामीटर्स आणि पर्याय निर्दिष्ट करा:
   • वैकल्पिकरित्या प्रीसेट पॅरामीटर मूल्ये निवडा. प्रीसेट विशिष्ट अनुप्रयोगांसाठी सर्व प्रारंभिक पॅरामीटर मूल्ये निर्दिष्ट करतात (जेथे प्रदान केले जाते).
   • IP कोर कार्यक्षमता, पोर्ट कॉन्फिगरेशन आणि डिव्हाइस-विशिष्ट वैशिष्ट्ये परिभाषित करणारे पॅरामीटर्स निर्दिष्ट करा.
   • टाइमिंग नेटलिस्ट, सिम्युलेशन मॉडेल, टेस्टबेंच किंवा माजी निर्मितीसाठी पर्याय निर्दिष्ट कराample डिझाइन (लागू असेल तेथे).
   • आयपी कोरवर प्रक्रिया करण्यासाठी पर्याय निर्दिष्ट करा files इतर EDA साधनांमध्ये.
4. संश्लेषण आणि इतर पर्यायी तयार करण्यासाठी Finish वर क्लिक करा fileतुमच्या IP भिन्नता वैशिष्ट्यांशी जुळत आहे. पॅरामीटर एडिटर उच्च-स्तरीय .qsys IP भिन्नता व्युत्पन्न करतो file आणि एचडीएल files संश्लेषण आणि सिम्युलेशनसाठी. काही आयपी कोर एकाच वेळी टेस्टबेंच किंवा एक्स तयार करतातampहार्डवेअर चाचणीसाठी डिझाइन.
5. सिम्युलेशन टेस्टबेंच व्युत्पन्न करण्यासाठी, Generate ➤ Generate Testbench System वर क्लिक करा. सिम्युलेशन टेस्टबेंच न देणार्‍या काही आयपी कोरसाठी जनरेट टेस्टबेंच सिस्टम उपलब्ध नाही.
6. उच्च-स्तरीय एचडीएल उदा व्युत्पन्न करण्यासाठीampहार्डवेअर पडताळणीसाठी, जनरेट ➤ एचडीएल उदा वर क्लिक कराampले व्युत्पन्न करा ➤ एचडीएल उदाample काही आयपी कोरसाठी उपलब्ध नाही.

सध्याच्या इंटेल क्वार्टस प्राइम प्रोजेक्टमध्ये उच्च-स्तरीय IP भिन्नता जोडली गेली आहे. प्रोजेक्ट ➤ जोडा/काढा वर क्लिक करा Files .qsys (Intel Quartus Prime Standard Edition) किंवा .ip (Intel Quartus Prime Pro Edition) मॅन्युअली जोडण्यासाठी प्रोजेक्टमध्ये file एका प्रकल्पाला. पोर्ट कनेक्ट करण्यासाठी योग्य पिन असाइनमेंट करा.

कोर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम प्रो एडिशन)
इंटेल क्वार्टस प्राइम सॉफ्टवेअर खालील आउटपुट व्युत्पन्न करते file प्लॅटफॉर्म डिझायनर प्रणालीचा भाग नसलेल्या वैयक्तिक आयपी कोरसाठी रचना.

आकृती 12. वैयक्तिक IP कोर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम प्रो एडिशन)

तक्ता 6. आउटपुट Fileइंटेल एफपीजीए आयपी जनरेशनचे

File नाव	वर्णन
<your_ip>.आयपी	शीर्ष-स्तरीय IP भिन्नता file ज्यामध्ये तुमच्या प्रोजेक्टमधील आयपी कोरचे पॅरामीटरायझेशन आहे. जर IP भिन्नता प्लॅटफॉर्म डिझायनर प्रणालीचा भाग असेल, तर पॅरामीटर एडिटर देखील .qsys व्युत्पन्न करतो. file.
<your_ip>.cmp	VHDL घटक घोषणा (.cmp) file एक मजकूर आहे file ज्यामध्ये तुम्ही VHDL डिझाइनमध्ये वापरता त्या स्थानिक जेनेरिक आणि पोर्ट व्याख्या आहेत files.
<your_ip>_generation.rpt	आयपी किंवा प्लॅटफॉर्म डिझायनर जनरेशन लॉग file. IP जनरेशन दरम्यान संदेशांचा सारांश प्रदर्शित करते.
चालू ठेवले…

File नाव	वर्णन
<your_ip>.qgsimc (फक्त प्लॅटफॉर्म डिझायनर सिस्टम)	सिम्युलेशन कॅशिंग file जे .qsys आणि .ip ची तुलना करते fileप्लॅटफॉर्म डिझायनर सिस्टीम आणि आयपी कोरच्या सध्याच्या पॅरामीटरायझेशनसह. प्लॅटफॉर्म डिझायनर HDL चे पुनर्जन्म वगळू शकतो की नाही हे ही तुलना निर्धारित करते.
<your_ip>.qgsynth (फक्त प्लॅटफॉर्म डिझायनर सिस्टम)	संश्लेषण कॅशिंग file जे .qsys आणि .ip ची तुलना करते fileप्लॅटफॉर्म डिझायनर सिस्टीम आणि आयपी कोरच्या सध्याच्या पॅरामीटरायझेशनसह. प्लॅटफॉर्म डिझायनर HDL चे पुनर्जन्म वगळू शकतो की नाही हे ही तुलना निर्धारित करते.
<your_ip>.qip	IP घटक एकत्रित आणि संकलित करण्यासाठी सर्व माहिती समाविष्ट आहे.
<your_ip>.csv	IP घटकाच्या अपग्रेड स्थितीबद्दल माहिती असते.
.bsf	ब्लॉक डायग्राममध्ये वापरण्यासाठी IP भिन्नतेचे प्रतीक प्रतिनिधित्व Files (.bdf).
<your_ip>.एसपीडी	इनपुट file की ip-make-simscript ला सिम्युलेशन स्क्रिप्ट तयार करणे आवश्यक आहे. .एसपीडी file ची यादी समाविष्ट आहे files तुम्ही सिम्युलेशनसाठी व्युत्पन्न करता, तुम्ही सुरू केलेल्या आठवणींबद्दल माहितीसह.
<your_ip>.ppf	पिन प्लॅनर File (.ppf) तुम्ही पिन प्लॅनरसह वापरण्यासाठी तयार केलेल्या IP घटकांसाठी पोर्ट आणि नोड असाइनमेंट संग्रहित करते.
<your_ip>_bb.v	व्हेरिलॉग ब्लॅकबॉक्स वापरा (_bb.v) file ब्लॅकबॉक्स म्हणून वापरण्यासाठी रिक्त मॉड्यूल घोषणा म्हणून.
<your_ip>_inst.v किंवा _inst.vhd	एचडीएल माजीample instantiation टेम्पलेट. यातील मजकूर कॉपी आणि पेस्ट करा file तुमच्या HDL मध्ये file IP भिन्नता त्वरित करण्यासाठी.
<your_ip>.regmap	आयपीमध्ये नोंदणी माहिती असल्यास, इंटेल क्वार्टस प्राइम सॉफ्टवेअर .regmap तयार करते file. .regmap file मास्टर आणि स्लेव्ह इंटरफेसच्या रजिस्टर नकाशा माहितीचे वर्णन करते. या file पूरक .sopcinfo file प्रणालीबद्दल अधिक तपशीलवार नोंदणी माहिती प्रदान करून. या file नोंदणी प्रदर्शन सक्षम करते views आणि सिस्टम कन्सोलमध्ये वापरकर्ता सानुकूल करण्यायोग्य आकडेवारी.
<your_ip>.svd	HPS सिस्टम डीबग साधनांना अनुमती देते view प्लॅटफॉर्म डिझायनर सिस्टीममध्ये HPS शी जोडलेल्या पेरिफेरल्सचे रजिस्टर नकाशे. संश्लेषणादरम्यान, इंटेल क्वार्टस प्राइम सॉफ्टवेअर .svd संचयित करते files .sof मधील सिस्टम कन्सोल मास्टर्सना दृश्यमान स्लेव्ह इंटरफेससाठी file डीबग सत्रात. सिस्टम कन्सोल हा विभाग वाचतो, जो प्लॅटफॉर्म डिझायनर नोंदणी नकाशाच्या माहितीसाठी क्वेरी करतो. सिस्टम स्लेव्हसाठी, प्लॅटफॉर्म डिझायनर नावाने रजिस्टर्समध्ये प्रवेश करतो.
<your_ip>.व्हीyour_ip>.vhd	एचडीएल files जे संश्लेषण किंवा सिम्युलेशनसाठी प्रत्येक सबमॉड्यूल किंवा चाइल्ड आयपी कोर इन्स्टंट करते.
मार्गदर्शक/	सिम्युलेशन सेट करण्यासाठी आणि चालवण्यासाठी msim_setup.tcl स्क्रिप्ट आहे.
aldec/	सिम्युलेशन सेटअप करण्यासाठी आणि रन करण्यासाठी स्क्रिप्ट rivierapro_setup.tcl समाविष्टीत आहे.
/synopsys/vcs /synopsys/vcsmx	सिम्युलेशन सेट करण्यासाठी आणि चालविण्यासाठी शेल स्क्रिप्ट vcs_setup.sh समाविष्टीत आहे. एक शेल स्क्रिप्ट vcsmx_setup.sh आणि synopsys_sim.setup समाविष्टीत आहे file सिम्युलेशन सेट करणे आणि चालवणे.
/ताल	शेल स्क्रिप्ट ncsim_setup.sh आणि इतर सेटअप समाविष्टीत आहे files एक सिम्युलेशन सेट करणे आणि चालवणे.
/एक्सेलियम	समांतर सिम्युलेटर शेल स्क्रिप्ट xcelium_setup.sh आणि इतर सेटअप समाविष्टीत आहे files एक सिम्युलेशन सेट करणे आणि चालवणे.
/सबमॉड्यूल्स	एचडीएल समाविष्ट आहे fileआयपी कोर सबमॉड्यूलसाठी s.
<आयपी सबमॉड्यूल>/	प्लॅटफॉर्म डिझायनर प्रत्येक IP सबमॉड्यूल निर्देशिकेसाठी /सिंथ आणि /सिम सब-डिरेक्टरी व्युत्पन्न करतो जी प्लॅटफॉर्म डिझायनर व्युत्पन्न करते.

IP कोर पॅरामीटर्स आणि पर्याय निर्दिष्ट करणे (लेगसी पॅरामीटर संपादक)

काही IP कोर कॉन्फिगरेशन आणि जनरेशनसाठी पॅरामीटर एडिटरची लीगेसी आवृत्ती वापरतात. लेगसी पॅरामीटर एडिटर वापरून आयपी व्हेरिएशन कॉन्फिगर आणि जनरेट करण्यासाठी खालील पायऱ्या वापरा.
टीप: लेगसी पॅरामीटर एडिटर वेगळे आउटपुट व्युत्पन्न करतो file नवीनतम पॅरामीटर संपादकापेक्षा रचना. नवीनतम पॅरामीटर एडिटर वापरणाऱ्या आयपी कोरच्या कॉन्फिगरेशनसाठी आयपी कोर पॅरामीटर्स आणि पर्याय निर्दिष्ट करणे पहा

आकृती 13. लेगसी पॅरामीटर एडिटर

1. आयपी कॅटलॉग (टूल्स ➤ आयपी कॅटलॉग) मध्ये, सानुकूलित करण्यासाठी आयपी कोरच्या नावावर शोधा आणि डबल-क्लिक करा. पॅरामीटर एडिटर दिसेल.
2. उच्च-स्तरीय नाव आणि आउटपुट HDL निर्दिष्ट करा file तुमच्या IP भिन्नतेसाठी टाइप करा. हे नाव IP कोर भिन्नता ओळखते fileतुमच्या प्रकल्पात आहे. ओके क्लिक करा.
3. पॅरामीटर एडिटरमध्ये तुमच्या IP भिन्नतेसाठी पॅरामीटर्स आणि पर्याय निर्दिष्ट करा. विशिष्ट IP कोर पॅरामीटर्सबद्दल माहितीसाठी तुमच्या IP कोर वापरकर्ता मार्गदर्शकाचा संदर्भ घ्या.
4. फिनिश किंवा व्युत्पन्न करा (पॅरामीटर एडिटर आवृत्तीवर अवलंबून) क्लिक करा. पॅरामीटर एडिटर व्युत्पन्न करतो fileतुमच्या वैशिष्ट्यांनुसार तुमच्या IP भिन्नतेसाठी s. जनरेशन पूर्ण झाल्यावर सूचित केल्यास बाहेर पडा क्लिक करा. पॅरामीटर एडिटर उच्च-स्तरीय .qip जोडतो file वर्तमान प्रकल्पास स्वयंचलितपणे.

टीप: प्रोजेक्‍टमध्‍ये लीगेसी पॅरामीटर एडिटरसह व्युत्पन्न केलेले आयपी व्हेरिएशन मॅन्युअली जोडण्‍यासाठी, प्रोजेक्ट ➤ जोडा/काढा वर क्लिक करा Fileप्रोजेक्टमध्ये s आणि IP भिन्नता जोडा .qip file.

आयपी कोअर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअर खालीलपैकी एक आउटपुट व्युत्पन्न करते file वैयक्तिक आयपी कोरसाठी संरचना जे लीगेसी पॅरामीटर संपादकांपैकी एक वापरतात.

आकृती 14. आयपी कोर व्युत्पन्न Files (लेगसी पॅरामीटर संपादक)

व्युत्पन्न आयपी File आउटपुट ए

व्युत्पन्न आयपी File आउटपुट बी

व्युत्पन्न आयपी File आउटपुट C

व्युत्पन्न आयपी File आउटपुट डी

टिपा:

1. आपल्या IP भिन्नतेसाठी समर्थित आणि सक्षम असल्यास
2. फंक्शनल सिम्युलेशन मॉडेल व्युत्पन्न केले असल्यास
3. या निर्देशिकेकडे दुर्लक्ष करा

एरर मेसेज रजिस्टर अनलोडर इंटेल एफपीजीए आयपी आयपी कोर यूजर गाइडसाठी दस्तऐवज पुनरावृत्ती इतिहास

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	बदल
2018.05.23	18.0	• वरून आयपी पुनर्नामित केले इंटेल एफपीजीए एरर मेसेज रजिस्टर अनलोडर आयपी कोर करण्यासाठी एरर मेसेज रजिस्टर अनलोडर इंटेल एफपीजीए आयपी कोर. • अपडेट केलेले आकडे केवळ पॉवर अप नंतर सुधारण्यायोग्य त्रुटींसाठी emr_valid सिग्नल (स्तंभ-आधारित प्रकार == 3'b0) आणि दुरुस्त न करता येणाऱ्या त्रुटींसाठी emr_valid सिग्नल.

तारीख	आवृत्ती	बदल
डिसेंबर २०२०	2017.12.18	• दस्तऐवजाचे असे नाव बदलले इंटेल FPGA त्रुटी संदेश नोंदणी अनलोडर IP कोर वापरकर्ता मार्गदर्शक. • “IP कोर डिव्हाइस सपोर्ट” सारणी अपडेट केली. • नवीनतम ब्रँडिंग मानकांसाठी अद्यतनित. • संपूर्ण दस्तऐवजात संपादकीय अद्यतने केली.
जुलै २०२२	2017.07.15	• Intel Cyclone 10 GX डिव्हाइस सपोर्ट जोडला. • IP टाइमिंग डायग्राममध्ये V-Type कॉलम-आधारित प्रकारात बदलला. • इंटेल क्वार्टस प्राइम प्रो एडिशन आणि इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशनसाठी स्वतंत्र पॅरामीटरायझेशन सूचना प्रदान केल्या आहेत. • नवीनतम ब्रँडिंग मानकांसाठी अद्यतनित.
2016 मे	2016.05.02	• Verilog HDL RTL समर्थन बद्दल वैशिष्ट्य बुलेट काढले. • क्वार्टस प्राइमसाठी क्वार्टस II संदर्भ बदलले.
जून २०२४	2015.06.12	Arria 10 समर्थन तपशील अद्यतनित केले.
डिसेंबर २०२०	2014.12.15	प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

कागदपत्रे / संसाधने

इंटेल एरर मेसेज रजिस्टर अनलोडर एफपीजीए आयपी कोर [pdf] वापरकर्ता मार्गदर्शक एरर मेसेज रजिस्टर अनलोडर एफपीजीए आयपी कोर, एरर, मेसेज रजिस्टर अनलोडर एफपीजीए आयपी कोर, रजिस्टर अनलोडर एफपीजीए आयपी कोर, अनलोडर एफपीजीए आयपी कोर

संदर्भ

• वापरकर्ता मॅन्युअल