UG-20051 इंटरलेकन 2रा जनरेशन इंटेल स्ट्रॅटिक्स 10 FPGA IP 

द्रुत प्रारंभ मार्गदर्शक

इंटरलेकन (दुसरी पिढी) एफपीजीए आयपी कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन प्रदान करतोample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे. डिझाइन माजीample इंटरलेकन लुक-साइड वैशिष्ट्यासाठी देखील उपलब्ध आहे.

तुम्ही संकलित हार्डवेअर डिझाइन डाउनलोड करू शकता आणि ते Intel® Stratix® 10 GX/TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किटवर चालवू शकता.

टेस्टबेंच आणि डिझाइन माजीample, NRZ आणि PAM4 मोडसह एच-टाइल, एल-टाइल आणि ई-टाइल डिव्हाइस व्हेरिएशनसाठी इंटरलेकन IP कोरच्या असंख्य प्रकारांना (पॅरामीटर संयोजन) समर्थन देते. इंटरलेकन (दुसरी पिढी) Intel® Stratix® 2 FPGA IP कोर डिझाइन एक्स व्युत्पन्न करतेampलेनची संख्या आणि डेटा दरांच्या सर्व समर्थित संयोजनांसाठी.

आकृती 1. डिझाईनसाठी विकासाची पायरी उदाample

इंटरलेकन (दुसरी पिढी) आयपी कोर डिझाइन उदाample खालील वैशिष्ट्यांना समर्थन देते:

• अंतर्गत TX ते RX सीरियल लूपबॅक मोड
• निश्चित आकाराचे पॅकेट स्वयंचलितपणे व्युत्पन्न करते
• मूलभूत पॅकेट तपासणी क्षमता
• री-चाचणी हेतूसाठी डिझाइन रीसेट करण्यासाठी सिस्टम कन्सोल वापरण्याची क्षमता
• पीएमए अनुकूलन

आकृती 2. इंटरलेकन (दुसरी पिढी) डिझाइनसाठी उच्च-स्तरीय ब्लॉक आकृती उदाample

संबंधित माहिती

• इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शक
• इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी रिलीझ नोट्स

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता

माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:

• इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअर
• सिस्टम कन्सोल
• समर्थित सिम्युलेटर:
  • Siemens* EDA ModelSim* SE किंवा QuestaSim*
  • Synopsys* VCS*
  • कॅडन्स* एक्सेलियम*
• हार्डवेअर चाचणीसाठी Intel Stratix 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट (1SG280HU2F50E2VG) किंवा Intel Stratix 10 TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट (1ST280EY2F55E2VG)

संबंधित माहिती

• इंटेल स्ट्रॅटिक्स 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• इंटेल स्ट्रॅटिक्स 10 TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

निर्देशिका संरचना

इंटरलेकन (दुसरी पिढी) आयपी कोर डिझाइन उदाample file डिरेक्टरीमध्ये खालील व्युत्पन्न केलेले असतात files डिझाइन माजीampले

आकृती 3. व्युत्पन्न इंटरलेकनची निर्देशिका संरचना (दुसरी पिढी) माजीampले डिझाइन

1. जेव्हा तुम्ही IP पॅरामीटर एडिटरमध्ये "इंटरलेकन लुक-साइड मोड सक्षम करा" पर्याय निवडता तेव्हाच व्युत्पन्न होते.

हार्डवेअर कॉन्फिगरेशन, सिम्युलेशन आणि चाचणी files मध्ये स्थित आहेत

<design_example_installation_dir>/uflex_ilk_0_example_design.

तक्ता 1. इंटरलेकन (दुसरी पिढी) आयपी कोअर हार्डवेअर डिझाइन उदाample File वर्णने

या files मध्ये आहेत /uflex_ilk_0_example_design/ उदाample_design/quartus निर्देशिका.

इंटेल क्वार्टस प्राइम प्रकल्प file.

इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग्ज file

Synopsys डिझाइन मर्यादा file. आपण आपल्या स्वतःच्या डिझाइनसाठी कॉपी आणि सुधारित करू शकता.

मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी

तक्ता 2. इंटरलेकन (दुसरी पिढी) आयपी कोअर टेस्टबेंच File वर्णन

या file च्या आत आहेample_installation_dir>/uflex_ilk_0_example_design/ उदाample_design/rtl निर्देशिका.

top_tb.sv

तक्ता 3. इंटरलेकन (दुसरी पिढी) आयपी कोअर टेस्टबेंच स्क्रिप्ट्स

या files मध्ये आहेतample_installation_dir>/uflex_ilk_0_example_design/ उदाample_design/testbench निर्देशिका.

vcstest.sh

vlog_pro.do

xcelium.sh

हार्डवेअर डिझाइन उदाample घटक

हार्डवेअर माजीample डिझाइन सिस्टम आणि पीएलएल संदर्भ घड्याळे आणि आवश्यक डिझाइन घटक जोडते. तुम्ही इंटेल स्ट्रॅटिक्स 10 GX/TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किटवर डिव्हाइस प्रोग्राम केल्यानंतर, माजीample डिझाइन अंतर्गत लूपबॅक मोडमध्ये IP कोर कॉन्फिगर करते आणि IP कोर TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर पॅकेट तयार करते. आयपी कोर हे पॅकेट ट्रान्सीव्हरद्वारे अंतर्गत लूपबॅक मार्गावर पाठवते.

आयपी कोर रिसीव्हरला लूपबॅक मार्गावर पॅकेट्स प्राप्त झाल्यानंतर, ते इंटरलेकन पॅकेट्सवर प्रक्रिया करते आणि त्यांना RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्रसारित करते. माजीampले डिझाईन तपासते की पॅकेट मिळाले आणि प्रसारित झाले.

हार्डवेअर माजीample डिझाइनमध्ये बाह्य PLL समाविष्ट आहे. आपण स्पष्ट मजकूर तपासू शकता files ते view sample कोड जो बाह्य PLL ला इंटरलेकन (दुसरी पिढी) FPGA IP शी जोडण्यासाठी एक संभाव्य पद्धत लागू करतो.

आकृती 4. इंटरलेकन (दुसरी पिढी) आयपी हार्डवेअर डिझाइन उदाampएल-टाइल आणि एच-टाइल 6.25, 10.3125, 12.5 Gbps भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती

आकृती 5. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampएल-टाइल आणि एच-टाइल 25.3 आणि 25.8 Gbps फरकांसाठी उच्च स्तरीय ब्लॉक आकृती

इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample मध्ये खालील घटक समाविष्ट आहेत:

1. इंटरलेकन (दुसरी पिढी) FPGA IP
2. पॅकेट जनरेटर आणि पॅकेट तपासक
3. JTAG कंट्रोलर जो सिस्टम कन्सोलशी संवाद साधतो. तुम्ही सिस्टम कन्सोलद्वारे क्लायंट लॉजिकशी संवाद साधता.
4. इंटेल स्ट्रॅटिक्स 10 एल-टाइल आणि एच-टाइल डिव्हाइसला लक्ष्य करणाऱ्या IP कोर व्हेरिएशन्ससाठी डिव्हाइस ट्रान्सीव्हर चॅनेल चालविण्यासाठी ATX PLL हाय-स्पीड सिरीयल क्लॉक जनरेट करण्यासाठी.
   • 25.3 आणि 25.8 Gbps डेटा दर भिन्नतेसाठी, एक ATX PLL दोन ट्रान्सीव्हर चॅनेल चालवतो.
   • चे वारंवारता मूल्य tx_serial_clk ATX PLL मधून बाहेर पडणे हा डेटा दराच्या निम्मा आहे. उदाample, चे मूल्य tx_serial_clk 6.25 Gbps डेटा दर प्रकारासाठी 3.125 GHz आहे.
   • IP कोर ATX PLL ला जोडतो tx_pll_locked आणि tx_pll_powerdown बंदरे हे साधे कनेक्शन मॉडेल तुमच्या इंटरलेकन डिझाइनमधील बाह्य PLL कॉन्फिगर आणि कनेक्ट करण्यासाठी तुमच्यासाठी उपलब्ध असलेल्या अनेक पर्यायांपैकी एक आहे.
     दोन पेक्षा जास्त चॅनेलसाठी ATX PLL कसे वापरावे याबद्दल अधिक माहितीसाठी Intel Stratix 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक पहा.

टीप: इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample जे ई-टाइल उपकरणाला लक्ष्य करते त्यांना ATX PLL आवश्यक नसते.

आकृती 6. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती

(1) तुम्ही डिझाइन एक्स व्युत्पन्न केल्यास IO PLL उपस्थित नाहीampइंटरलेकन लुक-साइड मोडसाठी le. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample जे ई-टाइल PAM4 मोड व्हेरिएशनला लक्ष्य करते त्याला IO PLL द्वारे व्युत्पन्न केलेले अतिरिक्त घड्याळ mac_clkin आवश्यक आहे. या पीएलएलने तेच संदर्भ घड्याळ वापरणे आवश्यक आहे जे चालवते pll_ref_clk.

आकृती 7. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल PAM4 मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती

1. तुम्ही डिझाइन एक्स व्युत्पन्न केल्यास IO PLL उपस्थित नाहीampइंटरलेकन लुक-साइड मोडसाठी le.

संबंधित माहिती

• इंटेल स्ट्रॅटिक्स 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• इंटेल स्ट्रॅटिक्स 10 TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

डिझाइन तयार करणे

आकृती 8. प्रक्रिया

हार्डवेअर एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample डिझाइन आणि टेस्टबेंच:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ नवीन इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड किंवा क्लिक करा File ➤ विद्यमान इंटेल क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
2. डिव्हाइस फॅमिली स्ट्रॅटिक्स 10 (GX/SX/MX/TX) निर्दिष्ट करा आणि तुमच्या डिझाइनसाठी डिव्हाइस निवडा.
3. आयपी कॅटलॉगमध्ये, इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी शोधा आणि डबल-क्लिक करा. नवीन आयपी व्हेरिएंट विंडो दिसेल.
4. उच्च-स्तरीय नाव निर्दिष्ट करा तुमच्या सानुकूल IP भिन्नतेसाठी. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
   आकृती 9. उदाampइंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी पॅरामीटर एडिटरमध्ये डिझाइन टॅब
   
6. आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
7. PMA अनुकूलन टॅबवर, जर तुम्ही तुमच्या ई-टाइल डिव्हाइसच्या भिन्नतेसाठी PMA अनुकूलन वापरण्याची योजना करत असाल तर PMA अनुकूलन पॅरामीटर्स निर्दिष्ट करा. ही पायरी पर्यायी आहे:
   • अनुकूलन लोड सॉफ्ट IP पर्याय सक्षम करा निवडा.
     टीप: जेव्हा PMA अनुकूलन सक्षम असेल तेव्हा तुम्ही IP टॅबवर नेटिव्ह PHY डीबग मास्टर एंडपॉइंट (NPDME) सक्षम करा पर्याय सक्षम करणे आवश्यक आहे.
   • PMA रुपांतरणासाठी एक PMA अनुकूलन प्रीसेट निवडा पॅरामीटर निवडा.
   • प्रारंभिक आणि सतत अनुकूलन पॅरामीटर्स लोड करण्यासाठी PMA अनुकूलन प्रीलोड वर क्लिक करा.
   • PMA कॉन्फिगरेशन पॅरामीटरची संख्या वापरून एकाधिक PMA कॉन्फिगरेशन सक्षम केल्यावर समर्थन करण्यासाठी PMA कॉन्फिगरेशनची संख्या निर्दिष्ट करा.
   • लोड किंवा संचयित करण्यासाठी PMA कॉन्फिगरेशन निवडा वापरून कोणते PMA कॉन्फिगरेशन लोड करायचे किंवा स्टोअर करायचे ते निवडा.
   • निवडलेल्या PMA कॉन्फिगरेशन सेटिंग्ज लोड करण्यासाठी निवडलेल्या PMA कॉन्फिगरेशनमधून लोड अनुकूलन क्लिक करा.
     PMA अनुकूलन पॅरामीटर्सबद्दल अधिक माहितीसाठी, E-tile Transceiver PHY वापरकर्ता मार्गदर्शक पहा.
8. माजी वरampले डिझाईन टॅबवर, टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन पर्याय निवडा आणि हार्डवेअर एक्स जनरेट करण्यासाठी सिंथेसिस पर्याय निवडा.ampले डिझाइन.
   टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस पर्यायांपैकी किमान एक निवडणे आवश्यक आहेampले डिझाइन Files.
9. व्युत्पन्न HDL स्वरूपासाठी, Verilog किंवा VHDL निवडा.
10. टार्गेट डेव्हलपमेंट किटसाठी योग्य पर्याय निवडा.
    टीप: Intel Stratix 10 GX/TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट फक्त तेव्हाच उपलब्ध आहे जेव्हा तुमचा प्रोजेक्ट Intel Stratix 10 डिव्हाइस पार्ट नंबर यापासून सुरू होणारा निर्दिष्ट करतो:
    • 1SG165H/1SG210H/1SG250H/1SG280H/1SX165H/1SX210H/1SX250H/ 1SX280H/1ST280E/1ST250E (For H-tile)
    • ST280E/1ST250E (ई-टाइलसाठी)
      जेव्हा तुम्ही डेव्हलपमेंट किट पर्याय निवडता, तेव्हा पिन असाइनमेंट इंटेल स्ट्रॅटिक्स 10 डेव्हलपमेंट किट डिव्हाइस भाग क्रमांकानुसार सेट केल्या जातात आणि तुमच्या निवडलेल्या डिव्हाइसपेक्षा भिन्न असू शकतात. तुम्ही वेगळ्या PCB वर हार्डवेअरवर डिझाइनची चाचणी घेण्याचा विचार करत असल्यास, None पर्याय निवडा आणि .qsf मध्ये योग्य पिन असाइनमेंट करा. file.
11. जनरेट एक्स वर क्लिक कराampले डिझाइन. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
12. जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्ट्समधील नाव (uflex_ilk_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराample निर्देशिका नाव.
13. ओके क्लिक करा.

संबंधित माहिती

• इंटेल स्ट्रॅटिक्स 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• पॅरामीटर सेटिंग्ज
  इंटरलेकन (दुसरी पिढी) इंटेल FPGA IP पॅरामीटर्सच्या माहितीसाठी या विभागाचा संदर्भ घ्या.
• ई-टाइल ट्रान्सीव्हर PHY वापरकर्ता मार्गदर्शक
• इंटेल स्ट्रॅटिक्स 10 TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच

इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड व्हेरिएशन्स आणि इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन एक्ससाठी उच्च स्तरीय ब्लॉकampe-टाइल PAM4 मोड व्हेरिएशनसाठी उच्च स्तरीय ब्लॉक सिम्युलेशन टेस्टबेंचचे ब्लॉक डायग्राम.

आकृती 10. प्रक्रिया

टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:

1. कमांड प्रॉम्प्टवर, testbench सिम्युलेशन निर्देशिकेत बदला. निर्देशिका आहे <design_example_installation_dir>/example_design/ testbench इंटेल स्ट्रॅटिक्स 10 उपकरणांसाठी.
2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. तुमच्या स्क्रिप्टने सिम्युलेशन पूर्ण झाल्यानंतर SOP आणि EOP संख्या जुळत असल्याचे तपासले पाहिजे. टेबलचा संदर्भ घ्या सिम्युलेशन चालवण्यासाठी पायऱ्या.
   तक्ता 4. सिम्युलेशन रन करण्यासाठी पायऱ्या
   

   सिम्युलेटर	सूचना
   मॉडेलसिम SE किंवा QuestaSim	कमांड लाइनमध्ये, टाइप करा -do vlog_pro.do जर तुम्ही मॉडेलसिम GUI न आणता अनुकरण करण्यास प्राधान्य देत असाल तर vsim टाइप करा -c -do vlog_pro.do
   VCS	कमांड लाइनमध्ये, टाइप करा sh vcstest.sh
   एक्सेलियम	कमांड लाइनमध्ये, टाइप करा sh xcelium.sh

3. परिणामांचे विश्लेषण करा. यशस्वी सिम्युलेशन पॅकेट पाठवते आणि प्राप्त करते आणि "चाचणी उत्तीर्ण" दर्शवते.
   डिझाइनसाठी टेस्टबेंच माजीample खालील कार्ये पूर्ण करते:
   • इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी इन्स्टंट करते.
   • PHY स्थिती मुद्रित करते.
   • मेटाफ्रेम सिंक्रोनाइझेशन (SYNC_LOCK) आणि शब्द (ब्लॉक) सीमा तपासते
     (WORD_LOCK).
   • वैयक्तिक लेन लॉक आणि संरेखित होण्याची प्रतीक्षा करते.
   • पॅकेट्स पाठवणे सुरू होते.
   • पॅकेट आकडेवारी तपासते:
     • CRC24 त्रुटी
     • SOPs
     • EOPs
       खालील एसample आउटपुट इंटरलेकन मोडमध्ये यशस्वी सिम्युलेशन चाचणीचे वर्णन करते:
       
       
       टीप: इंटरलेकन डिझाइन माजीample simulation testbench 100 पॅकेट पाठवते आणि 100 पॅकेट प्राप्त करते.

खालील एसample आउटपुट इंटरलेकन लुक-साइड मोडमध्ये यशस्वी सिम्युलेशन चाचणीचे वर्णन करते:

टीप: पॅकेट्सची संख्या (SOPs आणि EOPs) इंटरलेकन लुकसाइड डिझाइनमध्ये प्रत्येक लेनमध्ये बदलतेampले सिम्युलेशन एसample आउटपुट.

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le

आकृती 11. प्रक्रिया

हार्डवेअर एक्स वर प्रात्यक्षिक चाचणी संकलित करण्यासाठी आणि चालविण्यासाठीampडिझाइनसाठी, या चरणांचे अनुसरण करा:

1. हार्डवेअर उदा याची खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
2. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडा <design_example_installation_dir>/example_design/quartus/ example_design.qpf>.
3. प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
4. यशस्वी संकलनानंतर .sof file तुमच्या निर्दिष्ट निर्देशिकेत उपलब्ध आहे. हार्डवेअर एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल स्ट्रॅटिक्स 10 डिव्हाइसवर le डिझाइन:
   a. डेव्हलपमेंट किट होस्ट संगणकाशी कनेक्ट करा.
   b. क्लॉक कंट्रोल ऍप्लिकेशन लाँच करा, जो डेव्हलपमेंट किटचा भाग आहे आणि डिझाइन एक्ससाठी नवीन फ्रिक्वेन्सी सेट कराampले खाली घड्याळ नियंत्रण अनुप्रयोगात वारंवारता सेटिंग आहे:
   • तुम्ही इंटेल स्ट्रॅटिक्स 10 GX सिग्नल इंटिग्रिटी डेव्हलपमेंट किटवर एच-टाइल डिव्हाइससह तुमचे डिझाइन लक्ष्य करत असल्यास:
     • Si5341 (U5), OUT5- तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk (1) च्या मूल्यावर सेट करा
   • तुम्ही इंटेल स्ट्रॅटिक्स 10 TX सिग्नल इंटिग्रिटी डेव्हलपमेंट किटवर एच-टाइल डिव्हाइससह तुमचे डिझाइन लक्ष्य करत असल्यास:
     • Si5341 (U3), OUT3- 50 MHz
     • Si5341 (U3), OUT9- तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(1) च्या मूल्यावर सेट करा
   • तुम्ही ई-टाइलसह इंटेल स्ट्रॅटिक्स 10 TX सिग्नल इंटिग्रिटी डेव्हलपमेंट किटवर तुमचे डिझाइन लक्ष्य करत असल्यास:
     • Si5341 (U3), OUT3- 100 MHz
     • Si5341 (U3), OUT7- तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(1) च्या मूल्यावर सेट करा (NRZ मोडमध्ये)
     • Si5341 (U3), OUT4- तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(1) च्या मूल्यावर सेट करा (PAM4 मोडमध्ये)
     • Si5341 (U3), OUT2- तुमच्या डिझाइन गरजेनुसार mac_pll_ref_clk(1) च्या मूल्यावर सेट करा (केवळ PAM4 मोडमध्ये)
       c. टूल्स मेनूवर, प्रोग्रामर क्लिक करा.
       d. प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
       e. प्रोग्रामिंग डिव्हाइस निवडा.
       f. इंटेल स्ट्रॅटिक्स 10 GX सिग्नल इंटिग्रिटी डेव्हलपमेंट किट किंवा इंटेल स्ट्रॅटिक्स 10 TX सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडा आणि जोडा ज्यावर तुमचे इंटेल क्वार्टस प्राइम सेशन कनेक्ट होऊ शकते.
       g. मोड J वर सेट केल्याची खात्री कराTAG.
       h. इंटेल स्ट्रॅटिक्स 10 डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
       i. तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
       j. प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.
       k. प्रारंभ क्लिक करा.

(१) क्लॉक कंट्रोल GUI ऍप्लिकेशनद्वारे सर्व फ्रिक्वेन्सी मिळवता येत नाहीत.

संबंधित माहिती

• पृष्ठ 0 वर इंटेल FPGA डिव्हाइसेसचे प्रोग्रामिंग
• सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग
• इंटेल स्ट्रॅटिक्स 10 TX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• इंटेल स्ट्रॅटिक्स 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

हार्डवेअर डिझाइनची चाचणी करणे उदाample

तुम्ही इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी कोर डिझाइन संकलित केल्यानंतरample आणि तुमचे डिव्‍हाइस कॉन्फिगर करा, तुम्‍ही IP कोर आणि त्‍याच्‍या एम्‍बेडेड नेटिव्ह PHY IP कोर रजिस्‍टर प्रोग्राम करण्‍यासाठी सिस्‍टम कन्सोल वापरू शकता.

सिस्टम कन्सोल आणण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी या चरणांचे अनुसरण कराampले:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, टूल्स मेनूवर, सिस्टम डीबगिंग टूल्स ➤ सिस्टम कन्सोलवर क्लिक करा.
2. मध्ये बदलाdesign_example_installation_dir>example_design/ hwtest निर्देशिका.
3. J शी कनेक्शन उघडण्यासाठीTAG मास्टर, खालील आदेश टाइप करा:
   
4. तुम्ही खालील डिझाईन एक्स सह अंतर्गत सीरियल लूपबॅक मोड चालू करू शकताample आज्ञा:
   a. stat: सामान्य स्थिती माहिती मुद्रित करते.
   b. sys_reset: सिस्टम रीसेट करते.
   c. loop_on: अंतर्गत सीरियल लूपबॅक चालू करते.
   टीप: तुम्हाला इंटेल स्ट्रॅटिक्स 10 एच-टाइल डिव्हाइस व्हेरिएशनमध्ये ही कमांड चालवण्याची आवश्यकता नाही.
   d. run_example_design: डिझाइन माजी चालवतेampले
   टीप: इंटेल स्ट्रॅटिक्स 10 एच-टाइल डिव्हाइस भिन्नतेमध्ये, तुम्हाला फक्त रन_एक्स चालवावे लागेलample_design आदेश. रन_एक्सample_design खालील आदेश एका क्रमाने चालवते: sys_reset->loop_on->stat- >gen_on->stat->gen_off.
   इंटेल स्ट्रॅटिक्स 10 ई-टाइल डिव्हाइस व्हेरिएशनमध्ये, रन_एक्सपूर्वी तुम्ही लूप_ऑन कमांड चालवावी.ample_design आदेश. रन_एक्सample_design खालील आदेश एका क्रमाने चालवते: sys_reset->stat->gen_on- >stat->gen_off.
   टीप: जेव्हा तुम्ही सक्षम अनुकूलन लोड सॉफ्ट IP पर्याय निवडता, तेव्हा run_example_design कमांड रन_लोड_पीएमए_कॉन्फिगरेशन कमांड चालवून RX बाजूला प्रारंभिक अनुकूलन कॅलिब्रेशन करते.
5. तुम्ही खालील डिझाईन सह अंतर्गत सीरियल लूपबॅक मोड बंद करू शकताampआज्ञा:
   a. loop_off: अंतर्गत सीरियल लूपबॅक बंद करते.
6. तुम्ही खालील अतिरिक्त डिझाईन उदा सह IP कोर प्रोग्राम करू शकताample आज्ञा:
   a. gen_on: पॅकेट जनरेटर सक्षम करते.
   b. gen_off: पॅकेट जनरेटर अक्षम करते.
   c. run_test_loop: साठी चाचणी चालवते ई-टाइल NRZ आणि PAM4 भिन्नतेसाठी वेळा.
   d. clear_err: सर्व चिकट त्रुटी बिट्स साफ करते.
   e. set_test_mode : विशिष्ट मोडमध्ये चालविण्यासाठी चाचणी सेट करते.
   f. get_test_mode: वर्तमान चाचणी मोड मुद्रित करते.
   g. set_burst_size : बर्स्टचा आकार बाइट्समध्ये सेट करतो.
   h. get_burst_size: प्रिंट्स बर्स्ट आकाराची माहिती. यशस्वी चाचणी HW_TEST:PASS संदेश प्रिंट करते. चाचणी रनसाठी उत्तीर्ण होण्याचे निकष खाली दिले आहेत:
   • CRC32, CRC24 आणि तपासकांसाठी कोणत्याही त्रुटी नाहीत.
   • प्रसारित एसओपी आणि ईओपी प्राप्त झालेल्यांशी जुळले पाहिजेत.
     खालील एसample आउटपुट इंटरलेकन मोडमध्ये यशस्वी चाचणीचे वर्णन करते: यशस्वी चाचणी HW_TEST : PASS संदेश प्रिंट करते. चाचणी रनसाठी उत्तीर्ण होण्याचे निकष खाली दिले आहेत:
     
     
     • CRC32, CRC24 आणि तपासकांसाठी कोणत्याही त्रुटी नाहीत.
     • प्रसारित एसओपी आणि ईओपी प्राप्त झालेल्यांशी जुळले पाहिजेत.
       खालील एसample आउटपुट इंटरलेकन लुकसाइड मोडमध्ये यशस्वी चाचणीचे वर्णन करते:
       

डिझाईन माजीample वर्णन

डिझाइन माजीample इंटरलेकन आयपी कोरची कार्यक्षमता दाखवते.

संबंधित माहिती

इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शक

डिझाईन माजीample वर्तन

हार्डवेअरमधील डिझाइनची चाचणी घेण्यासाठी, सिस्टम कन्सोलमध्ये खालील आदेश टाइप करा:

1. सेटअप स्त्रोत file:
   
2. चाचणी चालवा:
   
3. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample खालील चरण पूर्ण करते:
   a. इंटरलेकन (2 रा जनरेशन) आयपी रीसेट करते.
   b. इंटरलेकन (दुसरी जनरेशन) आयपी अंतर्गत लूपबॅक मोडमध्ये कॉन्फिगर करते.
   c. आयपी कोरच्या TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसला पेलोडमधील पूर्वनिर्धारित डेटासह इंटरलेकन पॅकेटचा प्रवाह पाठवते.
   d. प्राप्त पॅकेट तपासतो आणि स्थितीचा अहवाल देतो. पॅकेट चेकर हार्डवेअर डिझाइनमध्ये समाविष्ट आहेample खालील मूलभूत पॅकेट तपासणी क्षमता प्रदान करते:
   • हस्तांतरित पॅकेट क्रम योग्य आहे हे तपासते.
   • डेटा प्रसारित आणि प्राप्त होत असताना पॅकेटची सुरूवात (SOP) आणि पॅकेटची समाप्ती (EOP) संख्या संरेखित केली जाते हे सुनिश्चित करून प्राप्त डेटा अपेक्षित मूल्यांशी जुळतो हे तपासते.

इंटरफेस सिग्नल

तक्ता 5. डिझाईन उदाampले इंटरफेस सिग्नल

clk50

mgmt_clk

pll_ref_clk /

pll_ref_clk[1:0](2)

rx_pin

tx_pin

rx_pin_n

tx_pin_n

mac_clk_pll_ref

usr_pb_reset_n

संबंधित माहिती

इंटरफेस सिग्नल

नकाशा नोंदणी करा

टीप:

• डिझाईन माजीample रजिस्टर पत्ता 0x20** ने सुरू होतो तर इंटरलेकन IP कोर रजिस्टर पत्ता 0x10** ने सुरू होतो.
• प्रवेश कोड: RO—रीड ओन्ली, आणि RW—वाचा/लिहा.
• सिस्टम कन्सोल डिझाईन वाचतेample नोंदणी करते आणि स्क्रीनवर चाचणी स्थितीचा अहवाल देते.

(१) जेव्हा तुम्ही PAM4 पॅरामीटरसाठी न वापरलेले ट्रान्सीव्हर चॅनेल जतन करा सक्षम करता, तेव्हा न वापरलेले PAM4 स्लेव्ह चॅनेल जतन करण्यासाठी अतिरिक्त संदर्भ घड्याळ पोर्ट जोडला जातो.

तक्ता 6. डिझाईन उदाample नोंदणी नकाशा इंटरलेकन डिझाइन उदाample

तक्ता 7. डिझाईन उदाample नोंदणी नकाशा इंटरलेकन लुक-साइड डिझाइन उदाample

तुम्ही डिझाईन तयार करता तेव्हा हा रजिस्टर नकाशा वापराample सह इंटरलेकन लुक-साइड मोड पॅरामीटर सक्षम करा.

इंटरलेकन (दुसरी पिढी) इंटेल स्ट्रॅटिक्स 2 एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

या वापरकर्ता मार्गदर्शकाच्या नवीनतम आणि मागील आवृत्त्यांसाठी, इंटरलेकन (दुसरी पिढी) Intel Stratix 2 FPGA IP Design Ex पहाample वापरकर्ता मार्गदर्शक HTML आवृत्ती. आवृत्ती निवडा आणि डाउनलोड वर क्लिक करा. IP किंवा सॉफ्टवेअर आवृत्ती सूचीबद्ध नसल्यास, मागील IP किंवा सॉफ्टवेअर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, आयपी कोरमध्ये नवीन आयपी आवृत्ती योजना आहे.

तक्ता 8. पुनरावृत्ती इतिहास

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.

*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

आयएसओ १६:१० नोंदणीकृत

ग्राहक समर्थन

Intel® Quartus® Prime Design Suite साठी अपडेट केलेले: 23.2
IP आवृत्ती: 21.1.1

ऑनलाइन आवृत्ती
अभिप्राय पाठवा

कागदपत्रे / संसाधने

इंटेल UG-20051 इंटरलेकन दुसरी पिढी इंटेल स्ट्रॅटिक्स 2 FPGA IP [pdf] वापरकर्ता मार्गदर्शक UG-20051 इंटरलेकन 2रा जनरेशन इंटेल स्ट्रॅटिक्स 10 FPGA IP, UG-20051, इंटरलेकन 2रा जनरेशन इंटेल स्ट्रॅटिक्स 10 FPGA IP, 2रा जनरेशन इंटेल स्ट्रॅटिक्स 10 FPGA IP, जनरेशन इंटेल स्ट्रॅटिक्स 10 FPGA IPGA, FPGA Stratix IP10, FPGA Stratix IP10 , 10 FPGA IP, IP

संदर्भ

• वापरकर्ता मॅन्युअल