इंटेल लोगोHDMI Arria 10 FPGA IP डिझाइन उदाample
वापरकर्ता मार्गदर्शकइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाampleHDMI Intel® Arria 10 FPGA IP
डिझाईन माजीampवापरकर्ता मार्गदर्शक
Intel®Quartus® साठी अपडेट केले
प्राइम डिझाईन सूट: 22.4
IP आवृत्ती: 19.7.1

सामग्री लपवा
1 HDMI Intel® FPGA IP डिझाइन उदाampIntel® Arria® 10 उपकरणांसाठी जलद प्रारंभ मार्गदर्शक
2 HDMI 2.1 डिझाइन उदाample (समर्थन FRL = 1)
3 HDMI 2.0 डिझाइन उदाample (समर्थन FRL = 0)
4 HDCP ओव्हर HDMI 2.0/2.1 डिझाइन उदाample
5 एचडीएमआय इंटेल एरिया 10 एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
6 HDMI Intel Arria 10 FPGA IP Design Ex साठी पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक
7 कागदपत्रे / संसाधने
7.1 संदर्भ
8 संबंधित पोस्ट

HDMI Intel® FPGA IP डिझाइन उदाampIntel® Arria® 10 उपकरणांसाठी जलद प्रारंभ मार्गदर्शक

HDMI Intel® 10 उपकरणांमध्ये सिम्युलेटिंग टेस्टबेंच आणि हार्डवेअर डिझाइन आहे जे संकलन आणि हार्डवेअर चाचणीला समर्थन देते.
FPGA IP डिझाइन माजीampइंटेल Arria® साठी le
एचडीएमआय इंटेल एफपीजीए आयपी खालील डिझाइन एक्स ऑफर करतेampलेस:

  • HDMI 2.1 RX-TX रीट्रांसमिट डिझाइन फिक्स्ड रेट लिंक (FRL) मोड सक्षम
  • HDMI 2.0 RX-TX रीट्रांसमिट डिझाइन FRL मोड अक्षम केले आहे
  • HDMI 2.0 डिझाइनपेक्षा HDCP

टीप: HDCP वैशिष्ट्य Intel® Quartus Prime Pro Edition सॉफ्टवेअरमध्ये समाविष्ट केलेले नाही.
एचडीसीपी वैशिष्ट्यात प्रवेश करण्यासाठी, इंटेलशी येथे संपर्क साधा https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
आकृती 1. विकासाचे टप्पेइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - विकासाची पायरीसंबंधित माहिती
HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक
१.२. डिझाइन तयार करणे
इंटेल क्वार्टस प्राइम सॉफ्टवेअरमधील एचडीएमआय इंटेल एफपीजीए आयपी पॅरामीटर एडिटर वापराampलेस इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
Nios सह प्रारंभ® इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 19.2 आणि इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअर आवृत्ती 19.1 मधील II EDS, Intel ने Nios II EDS च्या Windows* आवृत्तीमधील Cygwin घटक काढून टाकला आहे, त्याच्या जागी Windows* Subsystem for Linux (WSL). जर तुम्ही Windows* वापरकर्ते असाल, तर तुम्हाला तुमचे डिझाइन एक्स व्युत्पन्न करण्यापूर्वी WSL इंस्टॉल करणे आवश्यक आहेampले
आकृती 2. डिझाइन फ्लो निर्माण करणेइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाइन प्रवाह निर्माण करणे

  1. Intel Arria 10 डिव्हाइस कुटुंबाला लक्ष्य करणारा प्रकल्प तयार करा आणि इच्छित डिव्हाइस निवडा.
  2. आयपी कॅटलॉगमध्ये, इंटरफेस प्रोटोकॉल ➤ ऑडिओ आणि व्हिडिओ ➤ HDMI इंटेल FPGA IP शोधा आणि डबल-क्लिक करा. नवीन आयपी व्हेरिएंट किंवा नवीन आयपी व्हेरिएशन विंडो दिसेल.
  3. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip किंवा .qsys.
  4. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
  5. IP टॅबवर, TX आणि RX दोन्हीसाठी इच्छित पॅरामीटर्स कॉन्फिगर करा.
  6. HDMI 2.1 डिझाइन एक्स व्युत्पन्न करण्यासाठी सपोर्ट FRL पॅरामीटर चालू कराampएफआरएल मोडमध्ये. HDMI 2.0 डिझाइन एक्स व्युत्पन्न करण्यासाठी ते बंद कराample FRL शिवाय.
  7. डिझाईन वर माजीample टॅबवर, Arria 10 HDMI RX-TX Retransmit निवडा.
  8. टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन निवडा आणि हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस निवडाample. डिझाइन एक्स व्युत्पन्न करण्यासाठी तुम्ही यापैकी किमान एक पर्याय निवडला पाहिजेample files तुम्ही दोन्ही निवडल्यास, जनरेशन वेळ जास्त असेल.
  9. जनरेटसाठी File फॉरमॅट करा, व्हेरिलॉग किंवा VHDL निवडा.
  10. लक्ष्य विकास किटसाठी, Intel Arria 10 GX FPGA डेव्हलपमेंट किट निवडा. तुम्ही डेव्हलपमेंट किट निवडल्यास, टार्गेट बोर्डवरील डिव्हाइसशी जुळण्यासाठी लक्ष्य डिव्हाइस (चरण 4 मध्ये निवडलेले) बदलते. Intel Arria 10 GX FPGA डेव्हलपमेंट किटसाठी, डीफॉल्ट डिव्हाइस 10AX115S2F4I1SG आहे.
  11. जनरेट एक्स वर क्लिक कराampले डिझाइन.

संबंधित माहिती
Windows* OS वर Linux* (WSL) साठी Windows* सबसिस्टम कसे इंस्टॉल करावे?
१.४. डिझाइनचे अनुकरण करणे
एचडीएमआय टेस्टबेंच सीरियल लूपबॅक डिझाइनचे अनुकरण TX उदाहरणावरून RX उदाहरणापर्यंत करते. अंतर्गत व्हिडिओ पॅटर्न जनरेटर, ऑडिओ एसample जनरेटर, साइडबँड डेटा जनरेटर, आणि सहाय्यक डेटा जनरेटर मॉड्यूल HDMI TX उदाहरण चालवतात आणि TX उदाहरणातील अनुक्रमांक आउटपुट टेस्टबेंचमधील RX उदाहरणाशी जोडतात.
आकृती 3. डिझाइन सिम्युलेशन फ्लोइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाईन फ्लो निर्माण करणे 1

  1. इच्छित सिम्युलेशन फोल्डरवर जा.
  2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते.
  3. परिणामांचे विश्लेषण करा.

तक्ता 1. सिम्युलेशन रन करण्यासाठी पायऱ्या

सिम्युलेटर कार्यरत निर्देशिका सूचना
 रिव्हिएरा-प्रो*  /simulation/aldec कमांड लाइनमध्ये, टाइप करा
vsim -c -do aldec.do
मॉडेलसिम*  /सिमुलेशन/मार्गदर्शक कमांड लाइनमध्ये, टाइप करा
vsim -c -do mentor.do
 VCS*  /simulation/synopsys/vcs कमांड लाइनमध्ये, टाइप करा
स्रोत vcs_sim.sh
 VCS MX  /simulation/synopsys/ vcsmx कमांड लाइनमध्ये, टाइप करा
स्रोत vcsmx_sim.sh
 Xcelium* समांतर  /simulation/xcelium कमांड लाइनमध्ये, टाइप करा
स्रोत xcelium_sim.sh

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# ऑडिओ_चॅनेल = 8
# सिम्युलेशन पास
1.3. डिझाइनचे संकलन आणि चाचणीइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाइनचे संकलन आणि चाचणी

हार्डवेअर एक्स वर प्रात्यक्षिक चाचणी संकलित करण्यासाठी आणि चालविण्यासाठीampडिझाइनसाठी, या चरणांचे अनुसरण करा:

  1. हार्डवेअर उदा याची खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
  2. इंटेल क्वार्टस प्राइम सॉफ्टवेअर लाँच करा आणि .qpf उघडा file.
    • HDMI 2.1 डिझाइन माजीampसमर्थन FRL सक्षम सह le: project Directory/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 डिझाइन माजीample सह समर्थन FRL अक्षम केले आहे: projectd irectory/quartus/a10_hdmi2_demo.qpf
  3. क्लिक करा प्रक्रिया करणे ➤ संकलन सुरू करा.
  4. यशस्वी संकलनानंतर .sof file क्वार्टस/आउटपुट मध्ये व्युत्पन्न केले जाईल_files निर्देशिका.
  5. ऑन-बोर्ड FMC पोर्ट B (J2) शी कनेक्ट करा:
    • HDMI 2.1 डिझाइन माजीample सपोर्ट FRL सक्षम: Bitec HDMI 2.1 FMC डॉटर कार्ड Rev 9
    टीप: तुम्ही तुमच्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निवडू शकता. डिझाईन अंतर्गत माजीample टॅब, HDMI डॉटर कार्ड रिव्हिजन एकतर रिव्हिजन 9, रिव्हिजन किंवा नो कन्या कार्डवर सेट करा. डीफॉल्ट मूल्य पुनरावृत्ती 9 आहे.
    • HDMI 2.0 डिझाइन माजीample सह समर्थन FRL अक्षम: Bitec HDMI 2.0 FMC डॉटर कार्ड Rev 11
  6. Bitec FMC कन्या कार्डचे TX (P1) बाह्य व्हिडिओ स्रोताशी कनेक्ट करा.
  7. Bitec FMC कन्या कार्डचे RX (P2) बाह्य व्हिडिओ सिंक किंवा व्हिडिओ विश्लेषकशी कनेक्ट करा.
  8. डेव्हलपमेंट बोर्डवरील सर्व स्विच डीफॉल्ट स्थितीत असल्याची खात्री करा.
  9. व्युत्पन्न केलेले .sof वापरून डेव्हलपमेंट बोर्डवर निवडलेले Intel Arria 10 डिव्हाइस कॉन्फिगर करा. file (साधने ➤ प्रोग्रामर).
  10. विश्लेषकाने स्त्रोतापासून तयार केलेला व्हिडिओ प्रदर्शित केला पाहिजे.

संबंधित माहिती
इंटेल एरिया 10 एफपीजीए डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
१.४. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाampले पॅरामीटर्स
तक्ता 2.
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाampइंटेल एरिया 10 उपकरणांसाठी ले पॅरामीटर्स हे पर्याय फक्त इंटेल एरिया 10 उपकरणांसाठी उपलब्ध आहेत.

पॅरामीटर मूल्य

वर्णन
उपलब्ध डिझाइन उदाample
डिझाइन निवडा Arria 10 HDMI RX-TX रीट्रांसमिट डिझाइन माजी निवडाample व्युत्पन्न करणे.

डिझाईन माजीample Files
अनुकरण चालु बंद आवश्यक व्युत्पन्न करण्यासाठी हा पर्याय चालू करा fileसिम्युलेशन टेस्टबेंचसाठी s.
संश्लेषण चालु बंद आवश्यक व्युत्पन्न करण्यासाठी हा पर्याय चालू करा fileइंटेल क्वार्टस प्राइम संकलन आणि हार्डवेअर प्रात्यक्षिकासाठी एस.

व्युत्पन्न एचडीएल स्वरूप
निर्माण करा File स्वरूप व्हेरिलॉग, व्हीएचडीएल व्युत्पन्न केलेल्या डिझाईनसाठी तुमचे पसंतीचे HDL फॉरमॅट निवडाample fileसेट
टीप: हा पर्याय केवळ व्युत्पन्न केलेल्या शीर्ष स्तरीय IP साठी स्वरूप निर्धारित करतो files बाकी सगळे files (उदा. उदाample testbenches आणि शीर्ष स्तर files हार्डवेअर प्रात्यक्षिकासाठी) वेरिलॉग एचडीएल फॉरमॅटमध्ये आहेत

लक्ष्य विकास किट
बोर्ड निवडा डेव्हलपमेंट किट नाही, लक्ष्यित डिझाइनसाठी बोर्ड निवडाampले
Arria 10 GX FPGA डेव्हलपमेंट किट,

सानुकूल विकास किट

 • कोणतेही डेव्हलपमेंट किट नाही: हा पर्याय डिझाइन एक्ससाठी सर्व हार्डवेअर पैलू वगळतोampले IP कोर सर्व पिन असाइनमेंट आभासी पिनवर सेट करतो.
• Arria 10 GX FPGA डेव्हलपमेंट किट: हा पर्याय या डेव्हलपमेंट किटवरील डिव्हाइसशी जुळण्यासाठी प्रोजेक्टचे लक्ष्य डिव्हाइस स्वयंचलितपणे निवडतो. आपण वापरून लक्ष्य साधन बदलू शकता लक्ष्य डिव्हाइस बदला जर तुमच्या बोर्ड रिव्हिजनमध्ये भिन्न उपकरण प्रकार असेल तर पॅरामीटर. आयपी कोर डेव्हलपमेंट किटनुसार सर्व पिन असाइनमेंट सेट करते.
•कस्टम डेव्हलपमेंट किट: हा पर्याय डिझाइनला परवानगी देतोampइंटेल FPGA सह तृतीय पक्ष विकास किटवर चाचणी केली जाईल. तुम्हाला पिन असाइनमेंट स्वतः सेट करण्याची आवश्यकता असू शकते.

लक्ष्य डिव्हाइस
लक्ष्य डिव्हाइस बदला चालु बंद हा पर्याय चालू करा आणि डेव्हलपमेंट किटसाठी प्राधान्यकृत डिव्हाइस प्रकार निवडा.

HDMI 2.1 डिझाइन उदाample (समर्थन FRL = 1)

HDMI 2.1 डिझाइन माजीample FRL मोडमध्ये चार RX चॅनेल आणि चार TX चॅनेलचा समावेश असलेले एक HDMI उदाहरण समांतर लूपबॅक प्रदर्शित करते.
तक्ता 3. HDMI 2.1 डिझाइन उदाampइंटेल एरिया 10 उपकरणांसाठी le

डिझाईन माजीample डेटा दर चॅनेल मोड

लूपबॅक प्रकार
Arria 10 HDMI RX-TX रीट्रांसमिट • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 सिम्प्लेक्स FIFO बफर सह समांतर

वैशिष्ट्ये

  • HDMI 2.1 सिंक आणि स्रोत दरम्यान थेट HDMI व्हिडिओ स्ट्रीम पासथ्रू करण्यासाठी डिझाइन FIFO बफर्सना त्वरित करते.
  • डिझाइन रन टाइम दरम्यान FRL मोड आणि TMDS मोडमध्ये स्विच करण्यास सक्षम आहे.
  • लवकर डीबगिंगसाठी डिझाइन LED स्थिती वापरतेtage.
  • डिझाइन HDMI RX आणि TX उदाहरणांसह येते.
  • डिझाइन RX-TX लिंक मॉड्यूलमध्ये डायनॅमिक रेंज अँड मास्टरिंग (HDR) इन्फोफ्रेम समाविष्ट करणे आणि फिल्टर करणे प्रदर्शित करते.
  • डिझाईन TX ला जोडलेले सिंक आणि RX ला जोडलेले स्त्रोत यांच्यातील FRL दराची वाटाघाटी करते. डिझाईन डीफॉल्ट कॉन्फिगरेशनमध्ये बाह्य सिंकपासून ऑन-बोर्ड RX पर्यंत EDID मधून जाते. Nios II प्रोसेसर TX शी जोडलेल्या सिंकच्या क्षमतेवर लिंक बेसची वाटाघाटी करतो. तुम्ही TX आणि RX FRL क्षमता मॅन्युअली नियंत्रित करण्यासाठी user_dipsw ऑन-बोर्ड स्विच देखील टॉगल करू शकता.
  • डिझाइनमध्ये अनेक डीबगिंग वैशिष्ट्ये समाविष्ट आहेत.
    RX उदाहरणाला बाह्य व्हिडिओ जनरेटरकडून व्हिडिओ स्रोत प्राप्त होतो आणि डेटा TX उदाहरणावर प्रसारित होण्यापूर्वी लूपबॅक FIFO मधून जातो. कार्यक्षमतेची पडताळणी करण्यासाठी तुम्हाला बाह्य व्हिडिओ विश्लेषक, मॉनिटर किंवा HDMI कनेक्शनसह टेलिव्हिजन कनेक्ट करणे आवश्यक आहे.

२.१. HDMI 2.1 RX-TX रीट्रांसमिट डिझाइन ब्लॉक आकृती
HDMI RX-TX रीट्रांसमिट डिझाइन माजीample सपोर्ट FRL सक्षम असलेल्या HDMI 2.1 साठी सिम्प्लेक्स चॅनेल मोडवर समांतर लूपबॅक प्रदर्शित करते.
आकृती 4. HDMI 2.1 RX-TX रीट्रांसमिट ब्लॉक डायग्रामइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती२.२. केवळ आरएक्स किंवा टीएक्स-केवळ डिझाइन तयार करणेns
प्रगत वापरकर्त्यांसाठी, तुम्ही TX- किंवा RX-केवळ डिझाइन तयार करण्यासाठी HDMI 2.1 डिझाइन वापरू शकता.
आकृती 5. केवळ RX किंवा TX-केवळ डिझाइनसाठी आवश्यक घटकइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 1RX- किंवा TX-केवळ घटक वापरण्यासाठी, डिझाइनमधून असंबद्ध ब्लॉक्स काढा.
तक्ता 4. केवळ आरएक्स आणि टीएक्स-केवळ डिझाइन आवश्यकता

वापरकर्ता आवश्यकता जपून ठेवा काढा

ॲड
फक्त HDMI RX RX टॉप • TX शीर्ष
• RX-TX लिंक
• CPU उपप्रणाली
• ट्रान्सीव्हर आर्बिटर		 –
फक्त HDMI TX •TX शीर्ष
•CPU उप-प्रणाली		 •RX टॉप
• RX-TX लिंक
• ट्रान्सीव्हर आर्बिटर		 व्हिडिओ पॅटर्न जनरेटर (कस्टम मॉड्यूल किंवा व्हिडिओ आणि इमेज प्रोसेसिंग (व्हीआयपी) सूटमधून तयार केलेले)

RTL बदलांव्यतिरिक्त, तुम्हाला main.c स्क्रिप्ट देखील संपादित करणे आवश्यक आहे.
• HDMI TX-केवळ डिझाइनसाठी, खालील ओळी काढून HDMI RX लॉक स्थितीची प्रतीक्षा दुप्पट करा आणि त्याऐवजी बदला
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
तर (rx_hdmi_lock == 0) {
जर (check_hpd_isr()) { खंडित करा; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx लॉक केल्यानंतर Tx रीकॉन्फिग करा
जर (rx_hdmi_lock == 1) {
जर (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} इतर {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• HDMI RX-केवळ डिझाइनसाठी, main.c स्क्रिप्टमध्ये फक्त खालील ओळी ठेवा:
REDRIVER_INIT();
hdmi_rx_init();
१.१. हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटेल खालील हार्डवेअर आणि सॉफ्टवेअर वापरते डिझाइनची चाचणी करण्यासाठीampले
हार्डवेअर

  • इंटेल एरिया 10 GX FPGA डेव्हलपमेंट किट
  • HDMI 2.1 स्रोत (क्वांटम डेटा 980 48G जनरेटर)
  • HDMI 2.1 सिंक (क्वांटम डेटा 980 48G विश्लेषक)
  • Bitec HDMI FMC 2.1 कन्या कार्ड (पुनरावृत्ती 9)
  • HDMI 2.1 श्रेणी 3 केबल्स (Belkin 48Gbps HDMI 2.1 केबलसह चाचणी)

सॉफ्टवेअर

  • इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती 20.1

२.१. निर्देशिका संरचना
निर्देशिकांमध्ये व्युत्पन्न केलेले असते fileएचडीएमआय इंटेल एफपीजीए आयपी डिझाइनसाठी एसampले
आकृती 6. डिझाईनसाठी डिरेक्टरी स्ट्रक्चर उदाampleइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाइन उदाampleतक्ता 5. व्युत्पन्न RTL Files

फोल्डर Files/सबफोल्डर
सामान्य clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
पुन्हा कॉन्फिगरेशन mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
sdc a10_hdmi2.sdc
jtag.sdc

तक्ता 6. व्युत्पन्न सिम्युलेशन Files
चा संदर्भ घ्या सिम्युलेशन टेस्टबेंच अधिक माहितीसाठी विभाग

फोल्डर Files
aldec /aldec.do
/rivierapro_setup.tcl
ताल /cds.lib
/hdl.var
गुरू /mentor.do
/msim_setup.tcl
सिनोप्सी /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
सामान्य /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

तक्ता 7. व्युत्पन्न केलेले सॉफ्टवेअर Files

फोल्डर Files
tx_control_src
टीप: tx_control फोल्डरमध्ये यापैकी डुप्लिकेट देखील आहेत files.		 ग्लोबल एच
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
main.c
pio_read_write.c
pio_read_write.h

२.३.१. डिझाइन घटक
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample मध्ये सामान्य शीर्ष-स्तरीय घटक आणि HDMI TX आणि RX शीर्ष घटक असतात.
२.५.१. HDMI TX घटक
HDMI TX शीर्ष घटकांमध्ये TX कोर शीर्ष-स्तरीय घटक आणि IOPLL, ट्रान्सीव्हर PHY रीसेट कंट्रोलर, ट्रान्सीव्हर नेटिव्ह PHY, TX PLL, TX पुनर्रचना व्यवस्थापन आणि आउटपुट बफर ब्लॉक्स समाविष्ट आहेत.
आकृती 7. HDMI TX शीर्ष घटकइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - शीर्ष घटकतक्ता 8. HDMI TX शीर्ष घटक

मॉड्यूल

वर्णन
HDMI TX कोर IP वरच्या स्तरावरून व्हिडिओ डेटा प्राप्त करतो आणि सहाय्यक डेटा एन्कोडिंग, ऑडिओ डेटा एन्कोडिंग, व्हिडिओ डेटा एन्कोडिंग, स्क्रॅम्बलिंग, TMDS एन्कोडिंग किंवा पॅकेटायझेशन करतो.
IOPLL IOPLL (iopll_frl) TX कोरसाठी FRL घड्याळ व्युत्पन्न करते. हे संदर्भ घड्याळ TX FPLL आउटपुट घड्याळ प्राप्त करते.
FRL घड्याळ वारंवारता = डेटा दर प्रति लेन x 4 / (FRL वर्ण प्रति घड्याळ x 18)
ट्रान्सीव्हर PHY रीसेट कंट्रोलर ट्रान्सीव्हर PHY रीसेट कंट्रोलर TX ट्रान्सीव्हर्सचे विश्वसनीय आरंभ सुनिश्चित करतो. या कंट्रोलरचे रीसेट इनपुट शीर्ष स्तरावरून ट्रिगर केले जाते, आणि ते ब्लॉकच्या आत रीसेट अनुक्रमानुसार ट्रान्ससीव्हर नेटिव्ह PHY ब्लॉकला संबंधित अॅनालॉग आणि डिजिटल रीसेट सिग्नल व्युत्पन्न करते.
या ब्लॉकमधील tx_ready आउटपुट सिग्नल HDMI Intel FPGA IP ला रिसेट सिग्नल म्हणून देखील कार्य करतो ज्यामुळे ट्रान्सीव्हर चालू आहे आणि चालू आहे आणि कोरमधून डेटा प्राप्त करण्यास तयार आहे.
ट्रान्सीव्हर नेटिव्ह PHY हार्ड ट्रान्सीव्हर ब्लॉक जो HDMI TX कोअर कडून समांतर डेटा प्राप्त करतो आणि डेटा प्रसारित करण्यापासून अनुक्रमित करतो.
टीप: HDMI TX इंटर-चॅनल स्क्यू आवश्यकता पूर्ण करण्यासाठी, Intel Arria 10 Transceiver Native PHY पॅरामीटर एडिटरमध्ये TX चॅनेल बाँडिंग मोड पर्याय सेट करा पीएमए आणि पीसीएस बाँडिंग. तुम्हाला ट्रान्सीव्हर रीसेट कंट्रोलर (tx_digitalreset) मधील शिफारसीनुसार डिजिटल रीसेट सिग्नलमध्ये जास्तीत जास्त स्क्यू (set_max_skew) मर्यादा आवश्यकता देखील जोडण्याची आवश्यकता आहे. इंटेल एरिया 10 ट्रान्सीव्हर PHY वापरकर्ता मार्गदर्शक.
TX PLL ट्रान्समीटर PLL ब्लॉक ट्रान्सीव्हर नेटिव्ह PHY ब्लॉकला सीरियल फास्ट क्लॉक पुरवतो. यासाठी एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample, fPLL TX PLL म्हणून वापरले जाते.
TX PLL मध्ये दोन संदर्भ घड्याळे आहेत.
• संदर्भ घड्याळ 0 हे TMDS मोडसाठी प्रोग्रामेबल ऑसिलेटर (TMDS क्लॉक फ्रिक्वेंसीसह) शी जोडलेले आहे. या डिझाइनमध्ये माजीample, RX TMDS घड्याळ TMDS मोडसाठी संदर्भ घड्याळ 0 शी जोडण्यासाठी वापरले जाते. इंटेल तुम्हाला संदर्भ घड्याळ 0 साठी TMDS क्लॉक फ्रिक्वेंसीसह प्रोग्रामेबल ऑसिलेटर वापरण्याची शिफारस करते.
• संदर्भ घड्याळ 1 FRL मोडसाठी निश्चित 100 MHz घड्याळाशी जोडलेले आहे.
TX पुनर्रचना व्यवस्थापन •TMDS मोडमध्ये, TX पुनर्रचना व्यवस्थापन ब्लॉक विशिष्ट व्हिडिओच्या TMDS घड्याळ वारंवारतानुसार भिन्न आउटपुट घड्याळ वारंवारतांसाठी TX PLL पुन्हा कॉन्फिगर करतो.
•FRL मोडमध्ये, TX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक 3x6 SCDC रजिस्टरमधील FRL_Rate फील्डनुसार 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps आणि 31 Gbps साठी सीरियल फास्ट घड्याळ पुरवण्यासाठी TX PLL पुन्हा कॉन्फिगर करतो.
•TX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक TX PLL संदर्भ घड्याळ TMDS मोडसाठी संदर्भ घड्याळ 0 आणि FRL मोडसाठी संदर्भ घड्याळ 1 दरम्यान स्विच करते.
आउटपुट बफर हा बफर HDMI DDC आणि redriver घटकांच्या I2C इंटरफेसशी संवाद साधण्यासाठी इंटरफेस म्हणून काम करतो.

तक्ता 9. ट्रान्ससीव्हर डेटा दर आणि ओव्हरampलिंग घटक प्रत्येक घड्याळ वारंवारता श्रेणी

मोड डेटा दर षटकेampलेर 1 (2x ओव्हर्सampले) षटकेampलेर 2 (4x ओव्हर्सampले) षटकेample घटक षटकेampएलईडी डेटा दर (Mbps)
TMDS ०१-१३ On On 8 ०१-१३
TMDS ०१-१३ On बंद 2 ०१-१३
FRL 3000 बंद बंद 1 3000
FRL 6000 बंद बंद 1 6000
FRL 8000 बंद बंद 1 8000
FRL 10000 बंद बंद 1 10000
FRL 12000 बंद बंद 1 12000

आकृती 8. TX रीकॉन्फिगरेशन अनुक्रम प्रवाहइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाइनचे संकलन आणि चाचणी 1२.५.२. HDMI RX घटक
HDMI RX शीर्ष घटकांमध्ये RX कोर टॉप-लेव्हल घटक, पर्यायी I²C स्लेव्ह आणि EDID RAM, IOPLL, ट्रान्सीव्हर PHY रीसेट कंट्रोलर, RX नेटिव्ह PHY आणि RX पुनर्रचना व्यवस्थापन ब्लॉक्स समाविष्ट आहेत.
आकृती 9. HDMI RX शीर्ष घटकइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - शीर्ष घटक 1तक्ता 10. HDMI RX शीर्ष घटक

मॉड्यूल

वर्णन
HDMI RX कोर आयपीला ट्रान्सीव्हर नेटिव्ह PHY कडून अनुक्रमांक डेटा प्राप्त होतो आणि डेटा संरेखन, चॅनेल डेस्क्यू, TMDS डीकोडिंग, सहायक डेटा डीकोडिंग, व्हिडिओ डेटा डीकोडिंग, ऑडिओ डेटा डीकोडिंग आणि डिसकॅम्बलिंग करते.
I2C गुलाम I2C हा सिंक डिस्प्ले डेटा चॅनल (DDC) आणि स्थिती आणि डेटा चॅनल (SCDC) साठी वापरला जाणारा इंटरफेस आहे. एचडीएमआय स्त्रोत डीडीसीचा वापर करून सिंकची क्षमता आणि वैशिष्ट्ये निर्धारित करण्यासाठी एन्हांस्ड एक्स्टेंडेड डिस्प्ले आयडेंटिफिकेशन डेटा (ई-ईडीआयडी) डेटा स्ट्रक्चर वाचतो.
E-EDID साठी 8-बिट I2C स्लेव्ह पत्ते 0xA0 आणि 0xA1 आहेत. LSB प्रवेश प्रकार सूचित करते: वाचण्यासाठी 1 आणि लेखनासाठी 0. जेव्हा HPD घटना घडते, I2C स्लेव्ह ऑन-चिप वरून वाचून E-EDID डेटाला प्रतिसाद देतो
I2C स्लेव्ह-ओन्ली कंट्रोलर HDMI 2.0 आणि 2.1 साठी SCDC ला देखील समर्थन देतो SCDC साठी 9-बिट I2C स्लेव्ह पत्ता 0xA8 आणि 0xA9 आहेत. जेव्हा एखादी HPD घटना घडते, तेव्हा I2C स्लेव्ह HDMI RX कोरच्या SCDC इंटरफेसवर किंवा वरून लेखन किंवा वाचन व्यवहार करतो.
फिक्स्ड रेट लिंक (FRL) साठी लिंक प्रशिक्षण प्रक्रिया देखील I2C द्वारे HPD इव्हेंट दरम्यान होते किंवा जेव्हा स्रोत FRL दर रजिस्टरला वेगळा FRL दर लिहितो (SCDC 0x31 bit[3:0] नोंदणी करतो), लिंक प्रशिक्षण प्रक्रिया सुरू होते.
टीप: HDMI 2 किंवा HDMI 2.0 हेतू नसल्यास SCDC साठी हा I2.1C स्लेव्ह-ओन्ली कंट्रोलर आवश्यक नाही
EDID रॅम डिझाइन RAM 1-पोर्ट IP वापरून EDID माहिती संग्रहित करते. एक मानक दोन-वायर (घड्याळ आणि डेटा) सीरियल बस प्रोटोकॉल (I2C स्लेव्ह-ओन्ली कंट्रोलर) CEA-861-D कंप्लायंट E-EDID डेटा संरचना हस्तांतरित करते. ही EDID RAM E-EDID माहिती संग्रहित करते.
• TMDS मोडमध्ये असताना, डिझाइन TX ते RX पर्यंत EDID पासथ्रूला समर्थन देते. EDID पासथ्रू दरम्यान, जेव्हा TX बाह्य सिंकशी जोडलेला असतो, तेव्हा Nios II प्रोसेसर बाह्य सिंकमधून EDID वाचतो आणि EDID RAM वर लिहितो.
• FRL मोडमध्ये असताना, Nios II प्रोसेसर ग्लोबल.h स्क्रिप्टमधील HDMI_RX_MAX_FRL_RATE पॅरामीटरवर आधारित प्रत्येक लिंक रेटसाठी पूर्व-कॉन्फिगर केलेला EDID लिहितो.
समर्थित FRL दरासाठी खालील HDMI_RX_MAX_FRL_RATE इनपुट वापरा:
• 1: 3G 3 लेन
• 2: 6G 3 लेन
•3: 6G 4 लेन
• 4: 8G 4 लेन
•5: 10G 4 लेन (डीफॉल्ट)
•6: 12G 4 लेन
IOPLL HDMI RX दोन IOPLL वापरते.
• पहिले IOPLL (pll_tmds) RX CDR संदर्भ घड्याळ व्युत्पन्न करते. हे IOPLL फक्त TMDS मोडमध्ये वापरले जाते. या IOPLL च्या संदर्भ घड्याळाला TMDS घड्याळ प्राप्त होते. TMDS मोड हा IOPLL वापरतो कारण CDR 50 MHz पेक्षा कमी संदर्भ घड्याळे प्राप्त करू शकत नाही आणि TMDS घड्याळ वारंवारता 25 MHz ते 340 MHz पर्यंत असते. हे IOPLL घड्याळ वारंवारता प्रदान करते जी 5 MHz ते 25 MHz मधील वारंवारता श्रेणीसाठी इनपुट संदर्भ घड्याळाच्या 50 पट असते आणि 50 MHz ते 340 MHz दरम्यान वारंवारता श्रेणीसाठी इनपुट संदर्भ घड्याळ सारखीच घड्याळ वारंवारता प्रदान करते.
•दुसरा IOPLL (iopll_frl) RX कोरसाठी FRL घड्याळ तयार करतो. हे संदर्भ घड्याळ CDR पुनर्प्राप्त घड्याळ प्राप्त करते.
FRL घड्याळ वारंवारता = डेटा दर प्रति लेन x 4 / (FRL वर्ण प्रति घड्याळ x 18)
ट्रान्सीव्हर PHY रीसेट कंट्रोलर ट्रान्सीव्हर PHY रीसेट कंट्रोलर RX ट्रान्सीव्हर्सचे विश्वसनीय आरंभ सुनिश्चित करतो. या कंट्रोलरचे रीसेट इनपुट RX रीकॉन्फिगरेशनने ट्रिगर केले आहे, आणि ते ब्लॉकमधील रीसेट अनुक्रमानुसार ट्रान्सीव्हर नेटिव्ह PHY ब्लॉकला संबंधित अॅनालॉग आणि डिजिटल रीसेट सिग्नल व्युत्पन्न करते.
RX नेटिव्ह PHY हार्ड ट्रान्सीव्हर ब्लॉक जो बाह्य व्हिडिओ स्त्रोताकडून अनुक्रमांक डेटा प्राप्त करतो. एचडीएमआय आरएक्स कोरमध्ये डेटा पास करण्यापूर्वी ते डेटाला समांतर डेटासाठी अनुक्रमांक डीसीरियलाइज करते. हा ब्लॉक एफआरएल मोडसाठी वर्धित पीसीएसवर चालतो.
RX CDR मध्ये दोन संदर्भ घड्याळे आहेत.
• संदर्भ घड्याळ 0 हे IOPLL TMDS (pll_tmds) च्या आउटपुट घड्याळाशी जोडलेले आहे, जे TMDS घड्याळातून घेतले जाते.
• संदर्भ घड्याळ 1 निश्चित 100 MHz घड्याळाशी जोडलेले आहे. TMDS मोडमध्ये, संदर्भ घड्याळ 0 निवडण्यासाठी RX CDR पुन्हा कॉन्फिगर केले जाते आणि FRL मोडमध्ये, RX CDR संदर्भ घड्याळ 1 निवडण्यासाठी पुन्हा कॉन्फिगर केले जाते.
RX पुनर्रचना व्यवस्थापन TMDS मोडमध्ये, RX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक 250 Mbps ते 6,000 Mbps पर्यंतच्या कोणत्याही अनियंत्रित लिंक दरांवर चालविण्यासाठी RX ट्रान्सीव्हर चालविण्यासाठी HDMI PLL सह रेट डिटेक्शन सर्किटरी लागू करते.
FRL मोडमध्ये, RX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक SCDC_FRL_RATE रजिस्टर फील्ड (3x6[8:10]) मधील FRL दरानुसार 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps किंवा 0 Gbps वर ऑपरेट करण्यासाठी RX ट्रान्सीव्हर पुन्हा कॉन्फिगर करतो. RX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक स्टँडर्ड PCS/RX मध्ये स्विच करतो
TMDS मोडसाठी आणि FRL मोडसाठी वर्धित PCS. पहा आकृती 10 पृष्ठ 22 वर.

आकृती 10. RX रीकॉन्फिगरेशन अनुक्रम प्रवाह
जेव्हा इनपुट डेटा प्रवाह आणि संदर्भ घड्याळ वारंवारता प्राप्त होते किंवा ट्रान्सीव्हर अनलॉक केलेले असते तेव्हा कंट्रोलरचा मल्टी-रेट रीकॉन्फिगरेशन अनुक्रम प्रवाह आकृती स्पष्ट करते.इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डिझाइनचे संकलन आणि चाचणी 2२.५.३. शीर्ष-स्तरीय सामान्य ब्लॉक्स
उच्च-स्तरीय सामान्य ब्लॉक्समध्ये ट्रान्सीव्हर आर्बिटर, RX-TX लिंक घटक आणि CPU उपप्रणाली यांचा समावेश होतो.
तक्ता 11. टॉप-लेव्हल कॉमन ब्लॉक्स

मॉड्यूल

वर्णन
ट्रान्सीव्हर आर्बिटर हे जेनेरिक फंक्शनल ब्लॉक ट्रान्ससीव्हर्सना एकाच वेळी रिकॅलिब्रेट करण्यापासून प्रतिबंधित करते जेव्हा एकाच भौतिक चॅनेलमधील RX किंवा TX ट्रान्सीव्हर्सना पुनर्रचना आवश्यक असते. एकाच चॅनेलमधील RX आणि TX ट्रान्सीव्हर्स स्वतंत्र IP अंमलबजावणीसाठी नियुक्त केलेल्या अनुप्रयोगांवर एकाचवेळी रिकॅलिब्रेशन प्रभाव पाडते.
हे ट्रान्सीव्हर आर्बिटर समान भौतिक चॅनेलमध्ये सिम्प्लेक्स TX आणि सिम्प्लेक्स RX विलीन करण्यासाठी शिफारस केलेल्या ठरावाचा विस्तार आहे. हे ट्रान्सीव्हर आर्बिटर Avalon® मेमरी-मॅप केलेले RX आणि TX पुनर्रचना विनंत्या विलीन करण्यात आणि मध्यस्थी करण्यात देखील मदत करते जे एका चॅनेलमध्ये सिम्प्लेक्स RX आणि TX ट्रान्ससीव्हर्सना लक्ष्य करते कारण ट्रान्सीव्हर्सच्या पुनर्रचना इंटरफेस पोर्टवर केवळ अनुक्रमे प्रवेश केला जाऊ शकतो.
ट्रान्सीव्हर आर्बिटर आणि TX/RX नेटिव्ह PHY/PHY रीसेट कंट्रोलर ब्लॉक्समधील इंटरफेस कनेक्शन या डिझाइनमध्ये माजीample एक सामान्य मोड प्रदर्शित करतो जो ट्रान्सीव्हर आर्बिटर वापरून कोणत्याही IP संयोजनासाठी लागू होतो. जेव्हा चॅनेलमध्ये फक्त RX किंवा TX ट्रान्सीव्हर वापरले जाते तेव्हा ट्रान्सीव्हर आर्बिटर आवश्यक नसते.
ट्रान्सीव्हर आर्बिटर त्याच्या Avalon मेमरी-मॅप केलेल्या रीकॉन्फिगरेशन इंटरफेसद्वारे पुनर्संरचनाच्या विनंतीकर्त्यास ओळखतो आणि संबंधित tx_reconfig_cal_busy किंवा rx_reconfig_cal_busy त्यानुसार गेट केलेले असल्याची खात्री करतो.
HDMI अनुप्रयोगांसाठी, फक्त RX पुनर्रचना सुरू करते. अॅव्हलॉन मेमरी-मॅप्ड रीकॉन्फिगरेशन विनंतीला आर्बिटरद्वारे चॅनेल करून, आर्बिटर ओळखतो की पुनर्रचना विनंती RX मधून आली आहे, जी नंतर tx_reconfig_cal_busy ला दावा करण्यापासून दूर करते आणि rx_reconfig_cal_busy ला दावा करण्यास परवानगी देते. गेटिंग TX ट्रान्सीव्हरला अनावधानाने कॅलिब्रेशन मोडमध्ये हलवण्यापासून प्रतिबंधित करते.
टीप: कारण HDMI ला फक्त RX रीकॉन्फिगरेशन आवश्यक आहे, tx_reconfig_mgmt_* सिग्नल बद्ध आहेत. तसेच, आर्बिटर आणि TX नेटिव्ह PHY ब्लॉक दरम्यान Avalon मेमरी-मॅप केलेला इंटरफेस आवश्यक नाही. डिझाईन एक्समधील इंटरफेसला ब्लॉक्स नियुक्त केले आहेतampTX/RX नेटिव्ह PHY/PHY रीसेट कंट्रोलरशी जेनेरिक ट्रान्सीव्हर आर्बिटर कनेक्शन प्रदर्शित करण्यासाठी
RX-TX लिंक • HDMI RX कोर लूपमधून व्हिडिओ डेटा आउटपुट आणि सिंक्रोनाइझेशन सिग्नल RX आणि TX व्हिडिओ क्लॉक डोमेनवर DCFIFO द्वारे.
• HDMI TX कोरचा सहायक डेटा पोर्ट DCFIFO मधून बॅकप्रेशरद्वारे प्रवाहित होणारा सहायक डेटा नियंत्रित करतो. बॅकप्रेशर हे सुनिश्चित करते की सहायक डेटा पोर्टवर कोणतेही अपूर्ण सहायक पॅकेट नाही.
• हा ब्लॉक बाह्य फिल्टरिंग देखील करतो:
— HDMI TX कोर सहाय्यक डेटा पोर्टवर प्रसारित करण्यापूर्वी ऑक्झिलरी डेटा स्ट्रीममधून ऑडिओ डेटा आणि ऑडिओ क्लॉक रिजनरेशन पॅकेट फिल्टर करते.
— HDMI RX सहाय्यक डेटामधून उच्च डायनॅमिक रेंज (HDR) इन्फोफ्रेम फिल्टर करते आणि एक माजी समाविष्ट करतेampएव्हलॉन स्ट्रीमिंग मल्टीप्लेक्सरद्वारे एचडीएमआय टीएक्सच्या सहाय्यक डेटासाठी एचडीआर इन्फोफ्रेम.
CPU उपप्रणाली CPU उपप्रणाली SCDC आणि DDC नियंत्रक आणि स्त्रोत पुनर्रचना नियंत्रक म्हणून कार्य करते.
• स्त्रोत SCDC कंट्रोलरमध्ये I2C मास्टर कंट्रोलर असतो. I2C मास्टर कंट्रोलर HDMI 2.0 ऑपरेशनसाठी SCDC डेटा संरचना FPGA स्त्रोतापासून बाह्य सिंकमध्ये हस्तांतरित करतो. उदाample, आउटगोइंग डेटा प्रवाह 6,000 Mbps असल्यास, Nios II प्रोसेसर I2C मास्टर कंट्रोलरला सिंक TMDS कॉन्फिगरेशन रजिस्टरचे TMDS_BIT_CLOCK_RATIO आणि SCRAMBLER_ENABLE बिट्स 1 वर अद्यतनित करण्याची आज्ञा देतो.
• समान I2C मास्टर HDMI स्त्रोत आणि बाह्य सिंक दरम्यान DDC डेटा संरचना (E-EDID) देखील हस्तांतरित करतो.
• Nios II CPU HDMI स्त्रोतासाठी पुनर्रचना नियंत्रक म्हणून कार्य करते. TX ला पुन्हा कॉन्फिगरेशन आवश्यक आहे की नाही हे निर्धारित करण्यासाठी CPU RX रीकॉन्फिगरेशन मॅनेजमेंट मॉड्यूलमधून नियतकालिक दर शोधण्यावर अवलंबून आहे. Avalon मेमरी-मॅप्ड स्लेव्ह ट्रान्सलेटर Nios II प्रोसेसर Avalon मेमरी-मॅप्ड मास्टर इंटरफेस आणि Avalon मेमरी-मॅप्ड स्लेव्ह इंटरफेस दरम्यान इंटरफेस प्रदान करतो बाह्यरित्या त्वरित HDMI स्त्रोताच्या IOPLL आणि TX नेटिव्ह PHY.
• बाह्य सिंकसह I2C मास्टर इंटरफेसद्वारे लिंक प्रशिक्षण करा

२.६. डायनॅमिक रेंज आणि मास्टरिंग (HDR) इन्फोफ्रेम इन्सर्टेशन आणि फिल्टरिंग
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample मध्ये RX-TX लूपबॅक सिस्टीममध्ये HDR इन्फोफ्रेम घालण्याचे प्रात्यक्षिक समाविष्ट आहे.
HDMI स्पेसिफिकेशन आवृत्ती 2.0b डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम HDMI सहाय्यक प्रवाहाद्वारे प्रसारित करण्यास अनुमती देते. प्रात्यक्षिकात, ऑक्झिलरी पॅकेट जनरेटर ब्लॉक HDR इन्सर्शनला सपोर्ट करतो. मॉड्यूलच्या सिग्नल लिस्ट टेबलमध्ये निर्दिष्ट केल्यानुसार तुम्हाला फक्त एचडीआर इन्फोफ्रेम पॅकेटचे स्वरूपन करणे आवश्यक आहे आणि प्रत्येक व्हिडिओ फ्रेममध्ये एकदा एचडीआर इन्फोफ्रेम समाविष्ट करणे आवश्यक आहे.
यामध्ये माजीampले कॉन्फिगरेशन, इनकमिंग ऑक्झिलरी स्ट्रीममध्ये आधीपासून HDR इन्फोफ्रेम समाविष्ट असलेल्या घटनांमध्ये, प्रवाहित HDR सामग्री फिल्टर केली जाते. फिल्टरिंग परस्परविरोधी HDR इन्फोफ्रेम्स प्रसारित करणे टाळते आणि केवळ HDR S मध्ये निर्दिष्ट केलेली मूल्ये सुनिश्चित करते.ample डेटा मॉड्यूल वापरले जातात.
आकृती 11. डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम इन्सर्शनसह RX-TX लिंक
आकृती HDMI TX कोर सहाय्यक प्रवाहात डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम समाविष्ट करून RX-TX लिंकचा ब्लॉक आकृती दर्शवते.इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - डायनॅमिक श्रेणीतक्ता 12. ऑक्झिलरी डेटा इन्सर्शन ब्लॉक (aux_retransmit) सिग्नल

सिग्नल दिशा रुंदी

वर्णन
घड्याळ आणि रीसेट
clk इनपुट 1 घड्याळ इनपुट. हे घड्याळ व्हिडिओ घड्याळाशी जोडलेले असावे.
रीसेट इनपुट 1 इनपुट रीसेट करा.

सहायक पॅकेट सिग्नल
tx_aux_data आउटपुट 72 मल्टीप्लेक्सरकडून TX सहाय्यक पॅकेट आउटपुट.
tx_aux_valid आउटपुट 1
tx_aux_ready आउटपुट 1
tx_aux_sop आउटपुट 1
tx_aux_eop आउटपुट 1
rx_aux_data इनपुट 72 मल्टीप्लेक्सरमध्ये प्रवेश करण्यापूर्वी RX सहाय्यक डेटा पॅकेट फिल्टर मॉड्यूलला पास केला जातो.
rx_aux_valid इनपुट 1
rx_aux_sop इनपुट 1
rx_aux_eop इनपुट 1
नियंत्रण सिग्नल
hdmi_tx_vsync इनपुट 1 HDMI TX व्हिडिओ Vsync. हा सिग्नल लिंक स्पीड क्लॉक डोमेनशी सिंक्रोनाइझ केला गेला पाहिजे. कोर HDR इन्फोफ्रेम या सिग्नलच्या वाढत्या काठावर सहायक प्रवाहात समाविष्ट करतो

तक्ता 13. HDR डेटा मॉड्यूल (altera_hdmi_hdr_infoframe) सिग्नल

सिग्नल

 दिशा रुंदी

वर्णन
hb0 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 0: इन्फोफ्रेम प्रकार कोड.
hb1 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 1: इन्फोफ्रेम आवृत्ती क्रमांक.
hb2 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 2: इन्फोफ्रेमची लांबी.
pb इनपुट 224 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा डेटा बाइट.

तक्ता 14. डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम डेटा बाइट बंडल बिट-फील्ड

बिट-फील्ड

 व्याख्या

स्थिर मेटाडेटा प्रकार 1
१६:१० डेटा बाइट 1: {5'h0, EOTF[2:0]}
१६:१० डेटा बाइट 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
१६:१० डेटा बाइट 3: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[0], LSB
१६:१० डेटा बाइट 4: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[0], MSB
१६:१० डेटा बाइट 5: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[0], LSB
१६:१० डेटा बाइट 6: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[0], MSB
१६:१० डेटा बाइट 7: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[1], LSB
१६:१० डेटा बाइट 8: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[1], MSB
१६:१० डेटा बाइट 9: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[1], LSB
१६:१० डेटा बाइट 10: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[1], MSB
१६:१० डेटा बाइट 11: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[2], LSB
१६:१० डेटा बाइट 12: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[2], MSB
१६:१० डेटा बाइट 13: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[2], LSB
१६:१० डेटा बाइट 14: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[2], MSB
१६:१० डेटा बाइट 15: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_x, LSB
१६:१० डेटा बाइट 16: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_x, MSB
१६:१० डेटा बाइट 17: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_y, LSB
१६:१० डेटा बाइट 18: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_y, MSB
१६:१० डेटा बाइट 19: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर max_display_mastering_luminance, LSB
१६:१० डेटा बाइट 20: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर max_display_mastering_luminance, MSB
१६:१० डेटा बाइट 21: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर min_display_mastering_luminance, LSB
१६:१० डेटा बाइट 22: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर min_display_mastering_luminance, MSB
१६:१० डेटा बाइट 23: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल सामग्री प्रकाश पातळी, LSB
१६:१० डेटा बाइट 24: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल सामग्री प्रकाश पातळी, MSB
१६:१० डेटा बाइट 25: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल फ्रेम-सरासरी प्रकाश पातळी, LSB
१६:१० डेटा बाइट 26: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल फ्रेम-सरासरी प्रकाश पातळी, MSB
१६:१० राखीव
१६:१० राखीव

HDR घालणे आणि फिल्टर करणे अक्षम करणे
एचडीआर इन्सर्शन आणि फिल्टर अक्षम केल्याने तुम्हाला आरएक्स-टीएक्स रीट्रांसमिट डिझाइन एक्समध्ये कोणत्याही बदलाशिवाय स्त्रोत सहाय्यक प्रवाहात आधीपासूनच उपलब्ध असलेल्या एचडीआर सामग्रीचे पुनर्प्रसारण सत्यापित करण्यास सक्षम करते.ampले
HDR इन्फोफ्रेम घालणे आणि फिल्टर करणे अक्षम करण्यासाठी:

  1. rxtx_link.v मध्ये block_ext_hdr_infoframe 1'b0 वर सेट करा file सहाय्यक प्रवाहातून HDR इन्फोफ्रेमचे फिल्टरिंग प्रतिबंधित करण्यासाठी.
  2. altera_hdmi_aux_hdr.v मध्ये avalon_st_multiplexer उदाहरणाचे multixer_in0_valid सेट करा file सहाय्यक पॅकेट जनरेटरला TX सहाय्यक प्रवाहात अतिरिक्त HDR माहिती फ्रेम तयार करण्यापासून आणि घालण्यापासून रोखण्यासाठी 1'b0 पर्यंत.

२.७. डिझाइन सॉफ्टवेअर प्रवाह
डिझाइनच्या मुख्य सॉफ्टवेअर प्रवाहात, Nios II प्रोसेसर TI रिड्रिव्हर सेटिंग कॉन्फिगर करतो आणि पॉवर-अप झाल्यावर TX आणि RX पथ सुरू करतो.
आकृती 12. main.c स्क्रिप्टमध्ये सॉफ्टवेअर फ्लो
इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सॉफ्टवेअर प्रवाहसॉफ्टवेअर सिंक आणि स्त्रोत बदलांचे निरीक्षण करण्यासाठी आणि बदलांवर प्रतिक्रिया देण्यासाठी थोडा वेळ लूप कार्यान्वित करते. सॉफ्टवेअर TX रीकॉन्फिगरेशन, TX लिंक प्रशिक्षण ट्रिगर करू शकते आणि व्हिडिओ प्रसारित करण्यास प्रारंभ करू शकते.
आकृती 13. TX पाथ इनिशियलायझेशन फ्लोचार्ट TX ​​पाथ इनिशियल कराइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - फ्लोचार्टआकृती 14. आरएक्स पाथ इनिशियलायझेशन फ्लोचार्टइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - फ्लोचार्ट १आकृती 15. TX रीकॉन्फिगरेशन आणि लिंक ट्रेनिंग फ्लोचार्टइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - फ्लोचार्ट १आकृती 16. लिंक ट्रेनिंग LTS: 3 विशिष्ट FRL दर फ्लोचार्टवर प्रक्रियाइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - फ्लोचार्ट १आकृती 17. HDMI TX व्हिडिओ ट्रान्समिशन फ्लोचार्टइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - फ्लोचार्ट १२.८. वेगवेगळ्या FRL दरांमध्ये डिझाइन चालवणे
बाह्य सिंकच्या डीफॉल्ट एफआरएल दराव्यतिरिक्त तुम्ही तुमची रचना वेगवेगळ्या FRL दरांमध्ये चालवू शकता.
वेगवेगळ्या FRL दरांमध्ये डिझाइन चालवण्यासाठी:

  1. ऑन-बोर्ड user_dipsw0 स्विच चालू स्थितीवर टॉगल करा.
  2. Nios II कमांड शेल उघडा, नंतर nios2-terminal टाइप करा
  3. खालील कमांड्समध्ये की आणि अंमलात आणण्यासाठी एंटर दाबा.
आज्ञा

वर्णन
h मदत मेनू दाखवा.
r0 RX कमाल FRL क्षमता FRL दर 0 (केवळ TMDS) वर अद्यतनित करा.
r1 RX कमाल FRL क्षमता FRL दर 1 (3 Gbps) वर अपडेट करा.
r2 RX कमाल FRL क्षमता FRL दर 2 (6 Gbps, 3 लेन) वर अद्यतनित करा.
r3 RX कमाल FRL क्षमता FRL दर 3 (6 Gbps, 4 लेन) वर अद्यतनित करा.
r4 RX कमाल FRL क्षमता FRL दर 4 (8 Gbps) वर अपडेट करा.
r5 RX कमाल FRL क्षमता FRL दर 5 (10 Gbps) वर अपडेट करा.
r6 RX कमाल FRL क्षमता FRL दर 6 (12 Gbps) वर अपडेट करा.
t1 TX लिंक दर FRL दर 1 (3 Gbps) वर कॉन्फिगर करते.
t2 TX लिंक दर FRL दर 2 (6 Gbps, 3 लेन) वर कॉन्फिगर करते.
t3 TX लिंक दर FRL दर 3 (6 Gbps, 4 लेन) वर कॉन्फिगर करते.
t4 TX लिंक दर FRL दर 4 (8 Gbps) वर कॉन्फिगर करते.
t5 TX लिंक दर FRL दर 5 (10 Gbps) वर कॉन्फिगर करते.
t6 TX लिंक दर FRL दर 6 (12 Gbps) वर कॉन्फिगर करते.

२.२. घड्याळ योजना
क्लॉकिंग स्कीम एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन एक्समधील क्लॉक डोमेन्सचे वर्णन करतेampले
आकृती 18. HDMI 2.1 डिझाइन उदाampले क्लॉकिंग योजनाइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - घड्याळ योजनातक्ता 15. क्लॉकिंग स्कीम सिग्नल

घड्याळ

 डिझाइनमधील सिग्नलचे नाव

वर्णन
व्यवस्थापन घड्याळ mgmt_clk या घटकांसाठी मोफत चालणारे 100 MHz घड्याळ:
• पुनर्रचनासाठी Avalon-MM इंटरफेस
— वारंवारता श्रेणीची आवश्यकता 100-125 MHz दरम्यान आहे.
ट्रान्सीव्हर रीसेट क्रमासाठी PHY रीसेट कंट्रोलर
— वारंवारता श्रेणीची आवश्यकता 1-500 MHz दरम्यान आहे.
• IOPLL पुनर्रचना
- कमाल घड्याळ वारंवारता 100 MHz आहे.
• RX पुनर्रचना व्यवस्थापन
• TX पुनर्रचना व्यवस्थापन
• सीपीयू
• I2C मास्टर
I2C घड्याळ i2c_clk 100 MHz घड्याळ इनपुट जे घड्याळे I2C स्लेव्ह, आउटपुट बफर, SCDC रजिस्टर आणि HDMI RX कोर मध्ये प्रशिक्षण प्रक्रिया आणि EDID RAM ला लिंक करते.
TX PLL संदर्भ घड्याळ 0 tx_tmds_clk TX PLL साठी घड्याळ 0 चा संदर्भ द्या. घड्याळ वारंवारता HDMI TX TMDS घड्याळ चॅनेलवरून अपेक्षित TMDS घड्याळ वारंवारता सारखीच असते. हे संदर्भ घड्याळ TMDS मोडमध्ये वापरले जाते.
या HDMI डिझाइनसाठी माजीample, हे घड्याळ प्रात्यक्षिक हेतूने RX TMDS घड्याळाशी जोडलेले आहे. तुमच्या अॅप्लिकेशनमध्ये, तुम्हाला चांगल्या जिटर परफॉर्मन्ससाठी प्रोग्रामेबल ऑसिलेटरमधून TMDS क्लॉक फ्रिक्वेन्सीसह समर्पित घड्याळ पुरवणे आवश्यक आहे.
टीप: ट्रान्सीव्हर RX पिन TX PLL संदर्भ घड्याळ म्हणून वापरू नका. तुम्ही RX पिनवर HDMI TX refclk ठेवल्यास तुमचे डिझाइन फिट होण्यास अपयशी ठरेल.
TX PLL संदर्भ घड्याळ 1 txfpll_refclk1/ rxphy_cdr_refclk1 TX PLL आणि RX CDR साठी संदर्भ घड्याळ, तसेच vid_clk साठी IOPLL. घड्याळ वारंवारता 100 मेगाहर्ट्झ आहे.
TX PLL सिरीयल घड्याळ tx_bonding_clocks TX PLL द्वारे व्युत्पन्न केलेले अनुक्रमांक जलद घड्याळ. डेटा दरावर आधारित घड्याळ वारंवारता सेट केली जाते.
TX ट्रान्सीव्हर घड्याळ बाहेर tx_clk ट्रान्सीव्हरमधून घड्याळ पुनर्प्राप्त झाले आणि वारंवारता डेटा दर आणि प्रति घड्याळ चिन्हांवर अवलंबून बदलते.
TX ट्रान्सीव्हर क्लॉक आउट फ्रिक्वेन्सी = ट्रान्सीव्हर डेटा रेट/ ट्रान्सीव्हर रुंदी
या HDMI डिझाइनसाठी माजीample, चॅनल 0 मधून TX ट्रान्सीव्हर घड्याळ बाहेर TX ट्रान्सीव्हर कोर इनपुट (tx_coreclkin), लिंक स्पीड IOPLL (pll_hdmi) संदर्भ घड्याळ आणि व्हिडिओ आणि FRL IOPLL (pll_vid_frl) संदर्भ घड्याळ घडते.
व्हिडिओ घड्याळ tx_vid_clk/rx_vid_clk व्हिडिओ घड्याळ ते TX आणि RX कोर. घड्याळ 225 मेगाहर्ट्झच्या निश्चित वारंवारतेवर चालते.
TX/RX FRL घड्याळ tx_frl_clk/rx_frl_clk TX आणि RX कोरसाठी FRL घड्याळ.
RX TMDS घड्याळ rx_tmds_clk HDMI RX कनेक्टरमधून TMDS घड्याळ चॅनल आणि CDR संदर्भ घड्याळ 0 साठी संदर्भ घड्याळ व्युत्पन्न करण्यासाठी IOPLL शी कनेक्ट होते. कोर हे घड्याळ TMDS मोडमध्ये असताना वापरतो.
RX CDR संदर्भ घड्याळ 0 rxphy_cdr_refclk0 संदर्भ घड्याळ 0 ते RX CDR. हे घड्याळ RX TMDS घड्याळापासून घेतले आहे. RX TMDS घड्याळ वारंवारता 25 MHz ते 340 MHz पर्यंत आहे तर RX CDR किमान संदर्भ घड्याळ वारंवारता 50 MHz आहे.
5 MHz ते 25 MHz दरम्यान TMDS घड्याळासाठी 50 घड्याळ वारंवारता निर्माण करण्यासाठी आणि 50 MHz - 340 MHz दरम्यान TMDS घड्याळासाठी समान घड्याळ वारंवारता निर्माण करण्यासाठी IOPLL चा वापर केला जातो.
RX ट्रान्सीव्हर घड्याळ बाहेर rx_clk ट्रान्सीव्हरमधून घड्याळ पुनर्प्राप्त केले जाते आणि डेटा दर आणि ट्रान्सीव्हरच्या रुंदीनुसार वारंवारता बदलते.
RX ट्रान्सीव्हर क्लॉक आउट फ्रिक्वेन्सी = ट्रान्सीव्हर डेटा रेट/ ट्रान्सीव्हर रुंदी
या HDMI डिझाइनसाठी माजीample, चॅनल 1 मधून बाहेर आलेले RX ट्रान्सीव्हर घड्याळ RX ट्रान्सीव्हर कोर इनपुट (rx_coreclkin) आणि FRL IOPLL (pll_frl) संदर्भ घड्याळ घडते.

२.३. इंटरफेस सिग्नल
टेबल्स एचडीएमआय डिझाईन एक्स साठी सिग्नल सूचीबद्ध करतातampएफआरएल सक्षम असलेले le.
तक्ता 16. शीर्ष-स्तरीय सिग्नल

सिग्नल

 दिशा रुंदी

वर्णन
ऑन-बोर्ड ऑसिलेटर सिग्नल
clk_fpga_b3_p इनपुट 1 कोर संदर्भ घड्याळासाठी 100 MHz विनामूल्य चालू घड्याळ.
refclk4_p इनपुट 1 ट्रान्सीव्हर संदर्भ घड्याळासाठी 100 MHz विनामूल्य चालू घड्याळ.
वापरकर्ता पुश बटणे आणि LEDs
user_pb इनपुट 3 HDMI इंटेल FPGA IP डिझाइन कार्यक्षमता नियंत्रित करण्यासाठी बटण पुश करा.
cpu_resetn इनपुट 1 जागतिक रीसेट.
user_led_g आउटपुट 8 हिरवा एलईडी डिस्प्ले.
पहा हार्डवेअर सेटअप LED कार्यांबद्दल अधिक माहितीसाठी पृष्ठ 48 वर.
user_dipsw इनपुट 1 वापरकर्ता-परिभाषित DIP स्विच.
पहा हार्डवेअर सेटअप DIP स्विच फंक्शन्सबद्दल अधिक माहितीसाठी पृष्ठ 48 वर.
FMC पोर्ट B वर HDMI FMC डॉटर कार्ड पिन
fmcb_gbtclk_m2c_p_0 इनपुट 1 HDMI RX TMDS घड्याळ.
fmcb_dp_m2c_p इनपुट 4 HDMI RX घड्याळ, लाल, हिरवे आणि निळे डेटा चॅनेल.
fmcb_dp_c2m_p आउटपुट 4 HDMI TX घड्याळ, लाल, हिरवे आणि निळे डेटा चॅनेल.
fmcb_la_rx_p_9 इनपुट 1 HDMI RX +5V पॉवर डिटेक्ट.
fmcb_la_rx_p_8 आउटपुट 1 HDMI RX हॉट प्लग डिटेक्ट.
fmcb_la_rx_n_8 इनपुट 1 DDC आणि SCDC साठी HDMI RX I2C SDA.
fmcb_la_tx_p_10 इनपुट 1 DDC आणि SCDC साठी HDMI RX I2C SCL.
fmcb_la_tx_p_12 इनपुट 1 HDMI TX हॉट प्लग डिटेक्ट.
fmcb_la_tx_n_12 इनपुट 1 DDC आणि SCDC साठी HDMI I2C SDA.
fmcb_la_rx_p_10 इनपुट 1 DDC आणि SCDC साठी HDMI I2C SCL.
fmcb_la_tx_n_9 इनपुट 1 रिड्रिव्हर नियंत्रणासाठी HDMI I2C SDA.
fmcb_la_rx_p_11 इनपुट 1 रिड्रिव्हर नियंत्रणासाठी HDMI I2C SCL.
fmcb_la_tx_n_13 आउटपुट 1 HDMI TX +5V
टीप: केवळ तेव्हाच उपलब्ध Bitec HDMI डॉटर कार्ड रिव्हिजन 9 निवडले आहे.

तक्ता 17. HDMI RX टॉप-लेव्हल सिग्नल

सिग्नल दिशा रुंदी वर्णन
घड्याळ आणि सिग्नल रीसेट करा
mgmt_clk इनपुट 1 सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्झ).
रीसेट इनपुट 1 सिस्टम रीसेट इनपुट.
rx_tmds_clk इनपुट 1 HDMI RX TMDS घड्याळ.
i2c_clk इनपुट 1 DDC आणि SCDC इंटरफेससाठी घड्याळ इनपुट.
घड्याळ आणि सिग्नल रीसेट करा
rxphy_cdr_refclk1 इनपुट 1 RX CDR संदर्भ घड्याळासाठी घड्याळ इनपुट 1. घड्याळ वारंवारता 100 MHz आहे.
rx_vid_clk आउटपुट 1 व्हिडिओ घड्याळ आउटपुट.
sys_init आउटपुट 1 पॉवर-अप झाल्यावर सिस्टम रीसेट करण्यासाठी सिस्टम आरंभीकरण.
RX ट्रान्सीव्हर आणि IOPLL सिग्नल
rxpll_tmds_locked आउटपुट 1 TMDS घड्याळ IOPLL लॉक केलेले असल्याचे दर्शवते.
rxpll_frl_locked आउटपुट 1 FRL घड्याळ IOPLL लॉक केलेले असल्याचे दर्शवते.
rxphy_serial_data इनपुट 4 RX नेटिव्ह PHY साठी HDMI सीरियल डेटा.
rxphy_ready आउटपुट 1 RX नेटिव्ह PHY तयार असल्याचे सूचित करते.
rxphy_cal_busy_raw आउटपुट 4 ट्रान्सीव्हर आर्बिटरमध्ये RX नेटिव्ह PHY कॅलिब्रेशन व्यस्त आहे.
rxphy_cal_busy_gated इनपुट 4 ट्रान्सीव्हर आर्बिटरपासून RX नेटिव्ह PHY पर्यंत कॅलिब्रेशन व्यस्त सिग्नल.
rxphy_rcfg_slave_write इनपुट 4 ट्रान्सीव्हर रिकॉन्फिगरेशन एव्हलॉन मेमरी-मॅप केलेला इंटरफेस RX नेटिव्ह PHY पासून ट्रान्सीव्हर आर्बिटरपर्यंत.
rxphy_rcfg_slave_read इनपुट 4
rxphy_rcfg_slave_address इनपुट 40
rxphy_rcfg_slave_writedata इनपुट 128
rxphy_rcfg_slave_readdata आउटपुट 128
rxphy_rcfg_slave_waitrequest आउटपुट 4
RX पुनर्रचना व्यवस्थापन
rxphy_rcfg_busy आउटपुट 1 RX पुनर्रचना व्यस्त सिग्नल.
rx_tmds_freq आउटपुट 24 HDMI RX TMDS घड्याळ वारंवारता मापन (10 ms मध्ये).
rx_tmds_freq_valid आउटपुट 1 RX TMDS घड्याळ वारंवारता मापन वैध असल्याचे दर्शवते.
rxphy_os आउटपुट 1 षटकेampलिंग घटक:
•0: 1x ओव्हर्सampलिंग
• 1: 5× ओव्हर्सampलिंग
rxphy_rcfg_master_write आउटपुट 1 आरएक्स रीकॉन्फिगरेशन मॅनेजमेंट एव्हलॉन मेमरी-मॅप्ड इंटरफेस ते ट्रान्सीव्हर आर्बिटर.
rxphy_rcfg_master_read आउटपुट 1
rxphy_rcfg_master_address आउटपुट 12
rxphy_rcfg_master_writedata आउटपुट 32
rxphy_rcfg_master_readdata इनपुट 32
rxphy_rcfg_master_waitrequest इनपुट 1
HDMI RX कोर सिग्नल
rx_vid_clk_locked इनपुट 1 vid_clk स्थिर असल्याचे सूचित करते.
rxcore_frl_rate आउटपुट 4 RX कोर चालू असलेला FRL दर दर्शवितो.
• 0: लेगसी मोड (TMDS)
• 1: 3 Gbps 3 लेन
• 2: 6 Gbps 4 लेन
• 3: 6 Gbps 4 लेन
• 4: 8 Gbps 4 लेन
• 5: 10 Gbps 4 लेन
• 6: 12 Gbps 4 लेन
• 7-15: राखीव
rxcore_frl_locked आउटपुट 4 प्रत्येक बिट विशिष्ट लेन दर्शवते ज्याने FRL लॉक प्राप्त केले आहे. जेव्हा RX कोर यशस्वीरित्या संरेखन, डेस्क्यू आणि लेन लॉक साध्य करते तेव्हा FRL लॉक केले जाते.
• 3-लेन मोडसाठी, जेव्हा RX कोरला किमान 680 वेळा प्रत्येक 3 FRL वर्ण कालावधीसाठी Scrambler Reset (SR) किंवा Start-Super-Block (SSB) प्राप्त होतो तेव्हा लेन लॉक प्राप्त होते.
• 4-लेन मोडसाठी, जेव्हा RX कोरला किमान 510 वेळा प्रत्येक 3 FRL वर्ण कालावधीसाठी Scrambler Reset (SR) किंवा Start-Super-Block (SSB) प्राप्त होतो तेव्हा लेन लॉक प्राप्त होते.
rxcore_frl_ffe_levels आउटपुट 4 RX कोरमधील SCDC 0x31 रजिस्टर बिट [७:४] मधील FFE_level बिटशी सुसंगत आहे.
rxcore_frl_flt_ready इनपुट 1 लिंक प्रशिक्षण प्रक्रिया सुरू होण्यासाठी RX तयार आहे हे सूचित करण्यासाठी दावा. ठामपणे सांगितल्यावर, SCDC रजिस्टर 0x40 बिट 6 मधील FLT_ready बिट देखील ठळकपणे सांगितले जाते.
rxcore_frl_src_test_config इनपुट 8 स्त्रोत चाचणी कॉन्फिगरेशन निर्दिष्ट करते. मूल्य SCDC रजिस्टर 0x35 मधील SCDC चाचणी कॉन्फिगरेशन रजिस्टरमध्ये लिहिलेले आहे.
rxcore_tbcr आउटपुट 1 टीएमडीएस बिट ते घड्याळ गुणोत्तर दर्शवते; SCDC रजिस्टर 0x20 बिट 1 मधील TMDS_Bit_Clock_Ratio रजिस्टरशी संबंधित आहे.
• HDMI 2.0 मोडमध्‍ये चालत असताना, हे बिट ठामपणे सांगितले जाते. TMDS बिट टू क्लॉक रेशो 40:1 दर्शवते.
• HDMI 1.4b मध्‍ये चालत असताना, हा बिट ठामपणे सांगितला जात नाही. TMDS बिट ते घड्याळ गुणोत्तर 10:1 दर्शवते.
• हा बिट FRL मोडसाठी न वापरलेला आहे.
rxcore_scrambler_enable आउटपुट 1 प्राप्त डेटा scrambled असल्यास सूचित करते; SCDC रजिस्टर 0x20 बिट 0 मधील Scrambling_Enable फील्डशी संबंधित आहे.
rxcore_audio_de आउटपुट 1 HDMI RX कोर ऑडिओ इंटरफेस
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
rxcore_audio_data आउटपुट 256
rxcore_audio_info_ai आउटपुट 48
rxcore_audio_N आउटपुट 20
rxcore_audio_CTS आउटपुट 20
rxcore_audio_metadata आउटपुट 165
rxcore_audio_format आउटपुट 5
rxcore_aux_pkt_data आउटपुट 72 HDMI RX कोर सहाय्यक इंटरफेस
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
rxcore_aux_pkt_addr आउटपुट 6
rxcore_aux_pkt_wr आउटपुट 1
rxcore_aux_data आउटपुट 72
rxcore_aux_sop आउटपुट 1
rxcore_aux_eop आउटपुट 1
rxcore_aux_valid आउटपुट 1
rxcore_aux_error आउटपुट 1
rxcore_gcp आउटपुट 6 HDMI RX कोर साइडबँड सिग्नल
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
rxcore_info_avi आउटपुट 123
rxcore_info_vsi आउटपुट 61
rxcore_locked आउटपुट 1 HDMI RX कोर व्हिडिओ पोर्ट
टीप: एन = पिक्सेल प्रति घड्याळ
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
rxcore_vid_data आउटपुट N*४८५०१४
rxcore_vid_vsync आउटपुट N
rxcore_vid_hsync आउटपुट N
rxcore_vid_de आउटपुट N
rxcore_vid_valid आउटपुट 1
rxcore_vid_lock आउटपुट 1
rxcore_mode आउटपुट 1 HDMI RX कोर नियंत्रण आणि स्थिती पोर्ट.
टीप: एन = प्रति घड्याळ चिन्हे
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
rxcore_ctrl आउटपुट N*6
rxcore_color_depth_sync आउटपुट 2
hdmi_5v_detect इनपुट 1 HDMI RX 5V शोधणे आणि हॉटप्लग शोधणे. चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
hdmi_rx_hpd आउटपुट 1
rx_hpd_trigger इनपुट 1
I2सी सिग्नल
hdmi_rx_i2c_sda इनपुट 1 HDMI RX DDC आणि SCDC इंटरफेस.
hdmi_rx_i2c_scl इनपुट 1
RX EDID रॅम सिग्नल
edid_ram_access इनपुट 1 HDMI RX EDID रॅम ऍक्सेस इंटरफेस.
edid_ram_address इनपुट 8 जेव्हा तुम्हाला EDID RAM वरून लिहायचे किंवा वाचायचे असेल तेव्हा edid_ram_access दाबा, अन्यथा हा सिग्नल कमी ठेवावा.
जेव्हा तुम्ही edid_ram_access असा दावा करता, तेव्हा हॉटप्लग सिग्नल EDID RAM वर लिहिण्याची किंवा वाचण्याची परवानगी देण्यासाठी डीझर्ट करतो. जेव्हा EDID RAM प्रवेश पूर्ण होईल, तेव्हा तुम्ही edid_ram_assess आणि हॉटप्लग सिग्नल अॅसर्ट डीझर्ट करावे. हॉटप्लग सिग्नल टॉगल केल्यामुळे स्त्रोत नवीन EDID वाचेल.
edid_ram_write इनपुट 1
edid_ram_read इनपुट 1
edid_ram_readdata आउटपुट 8
edid_ram_writedata इनपुट 8
edid_ram_waitrequest आउटपुट 1

तक्ता 18.HDMI TX शीर्ष-स्तरीय सिग्नल

सिग्नल दिशा रुंदी वर्णन
घड्याळ आणि सिग्नल रीसेट करा
mgmt_clk इनपुट 1 सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्झ).
रीसेट इनपुट 1 सिस्टम रीसेट इनपुट.
tx_tmds_clk इनपुट 1 HDMI RX TMDS घड्याळ.
txfpll_refclk1 इनपुट 1 TX PLL संदर्भ घड्याळासाठी घड्याळ इनपुट 1. घड्याळ वारंवारता 100 MHz आहे.
tx_vid_clk आउटपुट 1 व्हिडिओ घड्याळ आउटपुट.
tx_frl_clk आउटपुट 1 FRL घड्याळ आउटपुट.
sys_init इनपुट 1 पॉवर-अप झाल्यावर सिस्टम रीसेट करण्यासाठी सिस्टम आरंभीकरण.
tx_init_done इनपुट 1 TX रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक आणि ट्रान्सीव्हर रीकॉन्फिगरेशन इंटरफेस रीसेट करण्यासाठी TX आरंभीकरण.
TX ट्रान्सीव्हर आणि IOPLL सिग्नल
txpll_frl_locked आउटपुट 1 लिंक स्पीड घड्याळ दर्शवते आणि FRL घड्याळ IOPLL लॉक केलेले आहे.
txfpll_locked आउटपुट 1 TX PLL लॉक केलेले असल्याचे दर्शवते.
txphy_serial_data आउटपुट 4 TX नेटिव्ह PHY मधील HDMI सीरियल डेटा.
txphy_ready आउटपुट 1 TX नेटिव्ह PHY तयार असल्याचे दर्शवते.
txphy_cal_busy आउटपुट 1 TX नेटिव्ह PHY कॅलिब्रेशन व्यस्त सिग्नल.
txphy_cal_busy_raw आउटपुट 4 ट्रान्सीव्हर आर्बिटरला कॅलिब्रेशन व्यस्त सिग्नल.
txphy_cal_busy_gated इनपुट 4 ट्रान्सीव्हर आर्बिटरपासून TX नेटिव्ह PHY पर्यंत कॅलिब्रेशन व्यस्त सिग्नल.
txphy_rcfg_busy आउटपुट 1 TX PHY रीकॉन्फिगरेशन प्रगतीपथावर असल्याचे सूचित करते.
txphy_rcfg_slave_write इनपुट 4 ट्रान्सीव्हर रीकॉन्फिगरेशन Avalon मेमरी-मॅप केलेला इंटरफेस TX नेटिव्ह PHY पासून ट्रान्सीव्हर आर्बिटरपर्यंत.
txphy_rcfg_slave_read इनपुट 4
txphy_rcfg_slave_address इनपुट 40
txphy_rcfg_slave_writedata इनपुट 128
txphy_rcfg_slave_readdata आउटपुट 128
txphy_rcfg_slave_waitrequest आउटपुट 4
TX पुनर्रचना व्यवस्थापन
tx_tmds_freq इनपुट 24 HDMI TX TMDS घड्याळ वारंवारता मूल्य (10 ms मध्ये).
tx_os आउटपुट 2 षटकेampलिंग घटक:
• 0: 1x ओव्हर्सampलिंग
•1: 2× ओव्हर्सampलिंग
•2: 8x ओव्हर्सampलिंग
txphy_rcfg_master_write आउटपुट 1 TX रीकॉन्फिगरेशन मॅनेजमेंट Avalon मेमरी-मॅप्ड इंटरफेस ते ट्रान्सीव्हर आर्बिटर.
txphy_rcfg_master_read आउटपुट 1
txphy_rcfg_master_address आउटपुट 12
txphy_rcfg_master_writedata आउटपुट 32
txphy_rcfg_master_readdata इनपुट 32
txphy_rcfg_master_waitrequest इनपुट 1
tx_reconfig_done आउटपुट 1 TX रीकॉन्फिगरेशन प्रक्रिया पूर्ण झाल्याचे सूचित करते.
HDMI TX कोर सिग्नल
tx_vid_clk_locked इनपुट 1 vid_clk स्थिर असल्याचे सूचित करते.
txcore_ctrl इनपुट N*6 HDMI TX कोर कंट्रोल इंटरफेस.
टीप: एन = पिक्सेल प्रति घड्याळ
चा संदर्भ घ्या स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
txcore_mode इनपुट 1
txcore_audio_de इनपुट 1 HDMI TX कोर ऑडिओ इंटरफेस.
चा संदर्भ घ्या स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
txcore_audio_mute इनपुट 1
txcore_audio_data इनपुट 256
txcore_audio_info_ai इनपुट 49
txcore_audio_N इनपुट 20
txcore_audio_CTS इनपुट 20
txcore_audio_metadata इनपुट 166
txcore_audio_format इनपुट 5
txcore_aux_ready आउटपुट 1 HDMI TX कोर सहाय्यक इंटरफेस.
चा संदर्भ घ्या स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
txcore_aux_data इनपुट 72
txcore_aux_sop इनपुट 1
txcore_aux_eop इनपुट 1
txcore_aux_valid इनपुट 1
txcore_gcp इनपुट 6 HDMI TX कोर साइडबँड सिग्नल.
चा संदर्भ घ्या स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
txcore_info_avi इनपुट 123
txcore_info_vsi इनपुट 62
txcore_i2c_master_write इनपुट 1 TX I2C मास्टर Avalon मेमरी-मॅप केलेला इंटरफेस TX कोरच्या आत I2C मास्टरवर.
टीप: जेव्हा तुम्ही चालू करता तेव्हाच हे सिग्नल उपलब्ध होतात I2C समाविष्ट करा पॅरामीटर
txcore_i2c_master_read इनपुट 1
txcore_i2c_master_address इनपुट 4
txcore_i2c_master_writedata इनपुट 32
txcore_i2c_master_readdata आउटपुट 32
txcore_vid_data इनपुट N*४८५०१४ HDMI TX कोर व्हिडिओ पोर्ट.
टीप: एन = पिक्सेल प्रति क्लॉकरेफ
er ते स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
txcore_vid_vsync इनपुट N
txcore_vid_hsync इनपुट N
txcore_vid_de इनपुट N
txcore_vid_ready आउटपुट 1
txcore_vid_overflow आउटपुट 1
txcore_vid_valid इनपुट 1
txcore_frl_rate इनपुट 4 SCDC रजिस्टर इंटरफेस.
txcore_frl_pattern इनपुट 16
txcore_frl_start इनपुट 1
txcore_scrambler_enable इनपुट 1
txcore_tbcr इनपुट 1
I2सी सिग्नल
nios_tx_i2c_sda_in आउटपुट 1 SCDC आणि DDC साठी TX I2C मास्टर इंटरफेस Nios II प्रोसेसरपासून आउटपुट बफरपर्यंत.
टीप: आपण चालू केल्यास I2C समाविष्ट करा पॅरामीटर, हे सिग्नल TX कोरमध्ये ठेवले जातील आणि या स्तरावर दिसणार नाहीत.
nios_tx_i2c_scl_in आउटपुट 1
nios_tx_i2c_sda_oe इनपुट 1
nios_tx_i2c_scl_oe इनपुट 1
nios_ti_i2c_sda_in आउटपुट 1 Bitec HDMI 2 FMC कन्या कार्डवर TI रिड्रिव्हर नियंत्रित करण्यासाठी Nios II प्रोसेसरपासून आउटपुट बफरपर्यंत TX I2.1C मास्टर इंटरफेस.
nios_ti_i2c_scl_in आउटपुट 1
nios_ti_i2c_sda_oe इनपुट 1
nios_ti_i2c_scl_oe इनपुट 1
hdmi_tx_i2c_sda इनपुट 1 SCDC आणि DDC इंटरफेससाठी TX I2C इंटरफेस आउटपुट बफरपासून HDMI TX कनेक्टरपर्यंत.
hdmi_tx_i2c_scl इनपुट 1
hdmi_tx_ti_i2c_sda इनपुट 1 Bitec HDMI 2 FMC कन्या कार्डवर TX I2.1C आउटपुट बफरपासून TI रिड्रिव्हरपर्यंत इंटरफेस करते.
hdmi_tx_ti_i2c_scl इनपुट 1
tx_hpd_req आउटपुट 1 HDMI TX हॉटप्लग इंटरफेस शोधतो.
hdmi_tx_hpd_n इनपुट 1

तक्ता 19. ट्रान्सीव्हर आर्बिटर सिग्नल्स

सिग्नल दिशा रुंदी

वर्णन
clk इनपुट 1 पुनर्रचना घड्याळ. या घड्याळाने रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक्ससह समान घड्याळ सामायिक करणे आवश्यक आहे.
रीसेट इनपुट 1 सिग्नल रीसेट करा. या रीसेटने रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक्ससह समान रीसेट शेअर करणे आवश्यक आहे.
rx_rcfg_en इनपुट 1 RX रीकॉन्फिगरेशन सक्षम सिग्नल.
tx_rcfg_en इनपुट 1 TX रीकॉन्फिगरेशन सक्षम सिग्नल.
rx_rcfg_ch इनपुट 2 RX कोरवर कोणते चॅनल पुन्हा कॉन्फिगर करायचे ते दर्शवते. हा संकेत नेहमी ठामपणे ठेवला पाहिजे.
tx_rcfg_ch इनपुट 2 TX कोरवर कोणते चॅनेल पुन्हा कॉन्फिगर करायचे ते दर्शवते. हा संकेत नेहमी ठामपणे ठेवला पाहिजे.
rx_reconfig_mgmt_write इनपुट 1 आरएक्स रीकॉन्फिगरेशन मॅनेजमेंटमधून एव्हलॉन मेमरी-मॅप केलेले इंटरफेस पुनर्रचना.
rx_reconfig_mgmt_read इनपुट 1
rx_reconfig_mgmt_address इनपुट 10
rx_reconfig_mgmt_writedata इनपुट 32
rx_reconfig_mgmt_readdata आउटपुट 32
rx_reconfig_mgmt_waitrequest आउटपुट 1
tx_reconfig_mgmt_write इनपुट 1 TX रीकॉन्फिगरेशन मॅनेजमेंटमधून एव्हलॉन मेमरी-मॅप केलेले इंटरफेस पुनर्रचना.
tx_reconfig_mgmt_read इनपुट 1
tx_reconfig_mgmt_address इनपुट 10
tx_reconfig_mgmt_writedata इनपुट 32
tx_reconfig_mgmt_readdata आउटपुट 32
tx_reconfig_mgmt_waitrequest आउटपुट 1
reconfig_write आउटपुट 1 ट्रान्सीव्हरवर एव्हलॉन मेमरी-मॅप केलेले इंटरफेस पुन्हा कॉन्फिगरेशन.
reconfig_read आउटपुट 1
reconfig_address आउटपुट 10
reconfig_writedata आउटपुट 32
rx_reconfig_readdata इनपुट 32
rx_reconfig_waitrequest इनपुट 1
tx_reconfig_readdata इनपुट 1
tx_reconfig_waitrequest इनपुट 1
rx_cal_busy इनपुट 1 RX ट्रान्सीव्हरकडून कॅलिब्रेशन स्थिती सिग्नल.
tx_cal_busy इनपुट 1 TX ट्रान्सीव्हरकडून कॅलिब्रेशन स्थिती सिग्नल.
rx_reconfig_cal_busy आउटपुट 1 RX ट्रान्सीव्हर PHY रीसेट नियंत्रणासाठी कॅलिब्रेशन स्थिती सिग्नल.
tx_reconfig_cal_busy आउटपुट 1 TX ट्रान्सीव्हर PHY रीसेट कंट्रोल वरून कॅलिब्रेशन स्थिती सिग्नल.

तक्ता 20. RX-TX लिंक सिग्नल

सिग्नल दिशा रुंदी

वर्णन
vid_clk इनपुट 1 HDMI व्हिडिओ घड्याळ.
rx_vid_lock इनपुट 3 HDMI RX व्हिडिओ लॉक स्थिती दर्शवते.
rx_vid_valid इनपुट 1 HDMI RX व्हिडिओ इंटरफेस.
rx_vid_de इनपुट N
rx_vid_hsync इनपुट N
rx_vid_vsync इनपुट N
rx_vid_data इनपुट N*४८५०१४
rx_aux_eop इनपुट 1 HDMI RX सहाय्यक इंटरफेस.
rx_aux_sop इनपुट 1
rx_aux_valid इनपुट 1
rx_aux_data इनपुट 72
tx_vid_de आउटपुट N HDMI TX व्हिडिओ इंटरफेस.
टीप: एन = पिक्सेल प्रति घड्याळ
tx_vid_hsync आउटपुट N
tx_vid_vsync आउटपुट N
tx_vid_data आउटपुट एन * 48
tx_vid_valid आउटपुट 1
tx_vid_ready इनपुट 1
tx_aux_eop आउटपुट 1 HDMI TX सहाय्यक इंटरफेस.
tx_aux_sop आउटपुट 1
tx_aux_valid आउटपुट 1
tx_aux_data आउटपुट 72
tx_aux_ready इनपुट 1

तक्ता 21. प्लॅटफॉर्म डिझायनर सिस्टम सिग्नल

सिग्नल दिशा रुंदी

वर्णन
cpu_clk_in_clk_clk इनपुट 1 CPU घड्याळ.
cpu_rst_in_reset_reset इनपुट 1 CPU रीसेट.
edid_ram_slave_translator_avalon_anti_slave_0_address आउटपुट 8 EDID RAM प्रवेश इंटरफेस.
edid_ram_slave_translator_avalon_anti_slave_0_write आउटपुट 1
edid_ram_slave_translator_avalon_anti_slave_0_read आउटपुट 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata इनपुट 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata आउटपुट 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest इनपुट 1
hdmi_i2c_master_i2c_serial_sda_in इनपुट 1 Nios II प्रोसेसरपासून DDC आणि SCDC नियंत्रणासाठी आउटपुट बफरपर्यंत I2C मास्टर इंटरफेस.
hdmi_i2c_master_i2c_serial_scl_in इनपुट 1
hdmi_i2c_master_i2c_serial_sda_oe आउटपुट 1
hdmi_i2c_master_i2c_serial_scl_oe आउटपुट 1
redriver_i2c_master_i2c_serial_sda_in इनपुट 1 TI रीड्रिव्हर सेटिंग कॉन्फिगरेशनसाठी Nios II प्रोसेसरपासून आउटपुट बफरपर्यंत I2C मास्टर इंटरफेस.
redriver_i2c_master_i2c_serial_scl_in इनपुट 1
redriver_i2c_master_i2c_serial_sda_oe आउटपुट 1
redriver_i2c_master_i2c_serial_scl_oe आउटपुट 1
pio_in0_external_connection_export इनपुट 32 समांतर इनपुट आउटपुट इंटरफेस.
• बिट 0: EDID पासथ्रू मोड नियंत्रित करण्यासाठी user_dipsw सिग्नलशी कनेक्ट केले आहे.
•बिट 1: TX HPD विनंती
•बिट 2: TX ट्रान्सीव्हर तयार
•बिट्स 3: TX रीकॉन्फिगरेशन पूर्ण झाले
•बिट्स ४–७: राखीव
• बिट्स 8–11: RX FRL दर
• बिट १२: RX TMDS बिट घड्याळ प्रमाण
• बिट्स 13–16: RX FRL लॉक
• बिट्स 17–20: RX FFE पातळी
• बिट 21: RX संरेखन लॉक केले
सिग्नल दिशा रुंदी वर्णन
•बिट 22: RX व्हिडिओ लॉक
• बिट 23: बाह्य सिंकमधून SCDC रजिस्टर वाचण्यासाठी वापरकर्ता पुश बटण 2
•बिट्स ४–७: राखीव
pio_out0_external_connection_export आउटपुट 32 समांतर इनपुट आउटपुट इंटरफेस.
•बिट 0: TX HPD पोचपावती
•बिट 1: TX इनिशियलायझेशन पूर्ण झाले
• बिट्स 2-7: राखीव
• बिट्स 8–11: TX FRL दर
•बिट्स १२–२७: TX FRL लिंक प्रशिक्षण नमुना
• बिट 28: TX FRL प्रारंभ
• बिट्स 29-31: राखीव
pio_out1_external_connection_export आउटपुट 32 समांतर इनपुट आउटपुट इंटरफेस.
• बिट 0: RX EDID RAM प्रवेश
• बिट 1: RX FLT तयार
• बिट्स 2-7: राखीव
• बिट्स 8–15: RX FRL स्रोत चाचणी कॉन्फिगरेशन
•बिट्स ४–७: राखीव

२.१. 2.1. आरटीएल पॅरामीटर्स डिझाइन करा
डिझाइन एक्स कस्टमाइझ करण्यासाठी HDMI TX आणि RX Top RTL पॅरामीटर्स वापराampले
बहुतेक डिझाइन पॅरामीटर्स मध्ये उपलब्ध आहेत डिझाईन माजीample HDMI Intel FPGA IP पॅरामीटर एडिटरचा टॅब. आपण अद्याप डिझाइन माजी बदलू शकताampRTL पॅरामीटर्सद्वारे तुम्ही पॅरामीटर एडिटरमध्ये केलेली सेटिंग्ज.
तक्ता 22. HDMI RX टॉप पॅरामीटर्स

पॅरामीटर

 मूल्य

वर्णन
SUPPORT_DEEP_COLOR • 0: खोल रंग नाही
• : खोल रंग		 कोर डीप कलर फॉरमॅट एन्कोड करू शकतो का ते ठरवते.
SUPPORT_AUXILIARY • 0: AUX नाही
•1: AUX		 सहाय्यक चॅनेल एन्कोडिंग समाविष्ट केले असल्यास ते निर्धारित करते.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 उपकरणांसाठी प्रति घड्याळ 10 चिन्हांना समर्थन देते.
SUPPORT_AUDIO • 0: ऑडिओ नाही
• 1: ऑडिओ		 कोर ऑडिओ एन्कोड करू शकतो का ते निर्धारित करते.
EDID_RAM_ADDR_WIDTH 8 (डीफॉल्ट मूल्य) EDID RAM आकाराचा लॉग बेस 2.
BITEC_DAUGHTER_CARD_REV •0: कोणत्याही Bitec HDMI कन्या कार्डला लक्ष्य करत नाही
•4: Bitec HDMI कन्या कार्ड रिव्हिजन 4 ला सपोर्ट करते
•6: लक्ष्य Bitec HDMI कन्या कार्ड पुनरावृत्ती 6
• 11: लक्ष्यीकरण Bitec HDMI कन्या कार्ड रिव्हिजन 11 (डीफॉल्ट)		 वापरलेल्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निर्दिष्ट करते. तुम्ही पुनरावृत्ती बदलता तेव्हा, डिझाइन ट्रान्सीव्हर चॅनेल बदलू शकते आणि Bitec HDMI कन्या कार्ड आवश्यकतांनुसार ध्रुवीयता उलटू शकते. तुम्ही BITEC_DAUGHTER_CARD_REV पॅरामीटर 0 वर सेट केल्यास, डिझाइन ट्रान्सीव्हर चॅनेल आणि ध्रुवीयतेमध्ये कोणतेही बदल करत नाही.
POLARITY_INVERSION • 0: उलट ध्रुवता
• 1: ध्रुवता उलट करू नका		 इनपुट डेटाच्या प्रत्येक बिटचे मूल्य उलट करण्यासाठी हे पॅरामीटर 1 वर सेट करा. हे पॅरामीटर 1 वर सेट केल्याने RX ट्रान्सीव्हरच्या rx_polinv पोर्टला 4'b1111 असाइन केले जाते.

तक्ता 23. HDMI TX टॉप पॅरामीटर्स

पॅरामीटर

 मूल्य

वर्णन
USE_FPLL 1 FPLL ला फक्त Intel Arria 10 उपकरणांसाठी TX PLL म्हणून समर्थन देते. हे पॅरामीटर नेहमी 1 वर सेट करा.
SUPPORT_DEEP_COLOR •0: खोल रंग नाही

• 1: खोल रंग

 कोर डीप कलर फॉरमॅट एन्कोड करू शकतो का ते ठरवते.
SUPPORT_AUXILIARY • 0: AUX नाही
• 1: AUX		 सहाय्यक चॅनेल एन्कोडिंग समाविष्ट केले असल्यास ते निर्धारित करते.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 उपकरणांसाठी प्रति घड्याळ 10 चिन्हांना समर्थन देते.
SUPPORT_AUDIO • 0: ऑडिओ नाही
• 1: ऑडिओ		 कोर ऑडिओ एन्कोड करू शकतो का ते निर्धारित करते.
BITEC_DAUGHTER_CARD_REV • 0: कोणत्याही Bitec HDMI कन्या कार्डला लक्ष्य करत नाही
• 4: Bitec HDMI कन्या कार्ड रिव्हिजन 4 चे समर्थन करते
• 6: लक्ष्यीकरण Bitec HDMI कन्या कार्ड पुनरावृत्ती 6
• 11: लक्ष्यीकरण Bitec HDMI कन्या कार्ड रिव्हिजन 11 (डीफॉल्ट)		 वापरलेल्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निर्दिष्ट करते. तुम्ही पुनरावृत्ती बदलता तेव्हा, डिझाइन ट्रान्सीव्हर चॅनेल बदलू शकते आणि Bitec HDMI कन्या कार्ड आवश्यकतांनुसार ध्रुवीयता उलटू शकते. तुम्ही BITEC_DAUGHTER_CARD_REV पॅरामीटर 0 वर सेट केल्यास, डिझाइन ट्रान्सीव्हर चॅनेल आणि ध्रुवीयतेमध्ये कोणतेही बदल करत नाही.
POLARITY_INVERSION • 0: उलट ध्रुवता
• 1: ध्रुवता उलट करू नका		 इनपुट डेटाच्या प्रत्येक बिटचे मूल्य उलट करण्यासाठी हे पॅरामीटर 1 वर सेट करा. हे पॅरामीटर 1 वर सेट केल्याने TX ट्रान्सीव्हरच्या tx_polinv पोर्टला 4'b1111 असाइन केले जाते.

2.12. हार्डवेअर सेटअप
HDMI FRL-सक्षम डिझाइन उदाample HDMI 2.1 सक्षम आहे आणि मानक HDMI व्हिडिओ प्रवाहासाठी लूपथ्रू प्रात्यक्षिक करते.
हार्डवेअर चाचणी चालवण्यासाठी, HDMI-सक्षम डिव्हाइस—जसे की HDMI इंटरफेससह ग्राफिक्स कार्ड—HDMI सिंक इनपुटशी कनेक्ट करा. डिझाईन HDMI 2.1 किंवा HDMI 2.0/1.4b सोर्स आणि सिंक या दोन्हींना सपोर्ट करते.

  1. HDMI सिंक पोर्टला मानक व्हिडिओ प्रवाहात डीकोड करते आणि ते घड्याळ पुनर्प्राप्ती कोरवर पाठवते.
  2. HDMI RX कोर DCFIFO द्वारे HDMI TX कोरच्या समांतर परत लूप करण्यासाठी व्हिडिओ, सहाय्यक आणि ऑडिओ डेटा डीकोड करतो.
  3. FMC कन्या कार्डचे HDMI स्त्रोत पोर्ट प्रतिमा मॉनिटरवर प्रसारित करते.

टीप:
तुम्हाला दुसरे Intel FPGA डेव्हलपमेंट बोर्ड वापरायचे असल्यास, तुम्ही डिव्हाइस असाइनमेंट आणि पिन असाइनमेंट बदलणे आवश्यक आहे. इंटेल एरिया 10 FPGA डेव्हलपमेंट किट आणि Bitec HDMI 2.1 कन्या कार्डसाठी ट्रान्सीव्हर अॅनालॉग सेटिंगची चाचणी केली जाते. तुम्ही तुमच्या स्वतःच्या बोर्डसाठी सेटिंग्ज बदलू शकता.
तक्ता 24. ऑन-बोर्ड पुश बटण आणि वापरकर्ता LED कार्ये

पुश बटण/एलईडी

कार्य
cpu_resetn सिस्टम रीसेट करण्यासाठी एकदा दाबा.
user_dipsw पासथ्रू मोड टॉगल करण्यासाठी वापरकर्ता-परिभाषित DIP स्विच.
•बंद (डिफॉल्ट स्थिती) = पासथ्रू
FPGA वरील HDMI RX ला बाह्य सिंकमधून EDID मिळते आणि ते ज्या बाह्य स्रोताशी जोडलेले आहे त्याला सादर करते.
• चालू = तुम्ही Nios II टर्मिनलवरून RX कमाल FRL दर नियंत्रित करू शकता. कमांड कमाल FRL दर मूल्य हाताळून RX EDID सुधारित करते.
भिन्न FRL दर सेट करण्याबद्दल अधिक माहितीसाठी पृष्ठ 33 वरील भिन्न FRL दरांमध्ये डिझाइन चालवणे पहा.
user_pb[0] मानक HDMI स्त्रोतावर HPD सिग्नल टॉगल करण्यासाठी एकदा दाबा.
user_pb[1] राखीव.
user_pb[2] Bitec HDMI 2.1 FMC कन्या कार्डच्या TX शी जोडलेल्या सिंकमधून SCDC रजिस्टर्स वाचण्यासाठी एकदा दाबा.
टीप: वाचन सक्षम करण्यासाठी, तुम्ही सॉफ्टवेअरमध्ये DEBUG_MODE 1 वर सेट करणे आवश्यक आहे.
USER_LED[0] RX TMDS घड्याळ PLL लॉक स्थिती.
•0 = अनलॉक
• 1 = लॉक केलेले
USER_LED[1] RX ट्रान्सीव्हर तयार स्थिती.
•0 = तयार नाही
• 1 = तयार
USER_LED[2] RX लिंक स्पीड घड्याळ PLL, आणि RX व्हिडिओ आणि FRL घड्याळ PLL लॉक स्थिती.
• 0 = एकतर RX घड्याळ PLL अनलॉक केलेले आहे
• 1 = दोन्ही RX घड्याळ PLL लॉक केलेले आहेत
USER_LED[3] RX HDMI कोर संरेखन आणि डेस्क्यू लॉक स्थिती.
• 0 = किमान 1 चॅनेल अनलॉक केलेले आहे
• 1 = सर्व चॅनेल लॉक केलेले आहेत
USER_LED[4] RX HDMI व्हिडिओ लॉक स्थिती.
• 0 = अनलॉक केलेले
• 1 = लॉक केलेले
USER_LED[5] TX लिंक स्पीड घड्याळ PLL, आणि TX व्हिडिओ आणि FRL घड्याळ PLL लॉक स्थिती.
•0 = एकतर TX घड्याळ PLL अनलॉक केलेले आहे
• 1 = दोन्ही TX घड्याळ PLL लॉक केलेले आहेत
USER_LED[6] USER_LED[7] TX ट्रान्सीव्हर तयार स्थिती.
• 0 = तयार नाही
• 1 = तयार
TX लिंक प्रशिक्षण स्थिती.
• 0 = अयशस्वी
• 1 = उत्तीर्ण

२.३. सिम्युलेशन टेस्टबेंच
सिम्युलेशन टेस्टबेंच HDMI TX सिरीयल लूपबॅकचे RX कोरवर नक्कल करते.
टीप:
हे सिम्युलेशन टेस्टबेंच इनक्लूड I2C पॅरामीटर सक्षम असलेल्या डिझाइनसाठी समर्थित नाही.
आकृती 19. एचडीएमआय इंटेल एफपीजीए आयपी सिम्युलेशन टेस्टबेंच ब्लॉक डायग्रामइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 2तक्ता 25. टेस्टबेंच घटक

घटक

वर्णन
व्हिडिओ TPG व्हिडिओ चाचणी नमुना जनरेटर (TPG) व्हिडिओ उत्तेजक प्रदान करतो.
ऑडिओ एसampले जनरल ऑडिओ एसample जनरेटर ऑडिओ प्रदान करतोampप्रेरणा. जनरेटर ऑडिओ चॅनेलद्वारे प्रसारित करण्यासाठी वाढीव चाचणी डेटा नमुना व्युत्पन्न करतो.
ऑक्स एसampले जनरल औक्स एसample जनरेटर सहाय्यक s पुरवतोampप्रेरणा. जनरेटर ट्रान्समीटरमधून प्रसारित करण्यासाठी निश्चित डेटा व्युत्पन्न करतो.
सीआरसी तपासणी हा तपासक तपासतो की TX ट्रान्सीव्हर पुनर्प्राप्त घड्याळ वारंवारता इच्छित डेटा दराशी जुळत आहे.
ऑडिओ डेटा तपासा ऑडिओ डेटा तपासणी वाढीव चाचणी डेटा नमुना प्राप्त झाला आहे आणि योग्यरित्या डीकोड केला आहे की नाही याची तुलना करते.
Aux डेटा तपासणी ऑक्स डेटा तपासणी अपेक्षित ऑक्स डेटा प्राप्त झाला आहे की नाही आणि प्राप्तकर्त्याच्या बाजूने योग्यरित्या डीकोड केला आहे की नाही याची तुलना करते.

HDMI सिम्युलेशन टेस्टबेंच खालील पडताळणी चाचण्या करते:

HDMI वैशिष्ट्य

पडताळणी
व्हिडिओ डेटा • टेस्टबेंच इनपुट आणि आउटपुट व्हिडिओवर CRC तपासणी लागू करते.
• हे प्राप्त झालेल्या व्हिडिओ डेटामध्ये गणना केलेल्या CRC विरुद्ध प्रसारित डेटाचे CRC मूल्य तपासते.
• टेस्टबेंच नंतर रिसीव्हरकडून 4 स्थिर V-SYNC सिग्नल शोधल्यानंतर तपासणी करते.
सहाय्यक डेटा • aux sample जनरेटर ट्रान्समीटरमधून प्रसारित करण्यासाठी निश्चित डेटा व्युत्पन्न करतो.
• प्राप्तकर्त्याच्या बाजूने, जनरेटर अपेक्षित सहाय्यक डेटा प्राप्त झाला आहे आणि योग्यरित्या डीकोड झाला आहे की नाही याची तुलना करतो.
ऑडिओ डेटा • ऑडिओ एसample जनरेटर ऑडिओ चॅनेलद्वारे प्रसारित करण्यासाठी वाढीव चाचणी डेटा नमुना व्युत्पन्न करतो.
• प्राप्तकर्त्याच्या बाजूने, ऑडिओ डेटा तपासक तपासतो आणि तुलना करतो की वाढीव चाचणी डेटा नमुना प्राप्त झाला आहे आणि योग्यरित्या डीकोड केला आहे.

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# ऑडिओ_चॅनेल = 8
# सिम्युलेशन पास
तक्ता 26. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाample समर्थित सिम्युलेटर

सिम्युलेटर

 व्हेरिलॉग एचडीएल

VHDL
मॉडेलसिम - इंटेल एफपीजीए एडिशन/ मॉडेलसिम - इंटेल एफपीजीए स्टार्टर एडिशन होय होय
VCS/VCS MX होय होय
रिव्हिएरा-PRO होय होय
एक्सेलियम समांतर होय नाही

२.१४. डिझाइन मर्यादा
HDMI 2.1 डिझाईन एक्स इन्स्टंट करताना तुम्हाला काही मर्यादा विचारात घेणे आवश्यक आहेampले

  • नॉन-पासथ्रू मोडमध्ये असताना TX TMDS मोडमध्ये ऑपरेट करू शकत नाही. TMDS मोडमध्‍ये चाचणी करण्‍यासाठी, user_dipsw स्विच परत पासथ्रू मोडवर टॉगल करा.
  • Nios II प्रोसेसरने TX लिंक प्रशिक्षण इतर प्रक्रियांमधून कोणत्याही व्यत्ययाशिवाय पूर्ण केले पाहिजे.

२.१५. डीबगिंग वैशिष्ट्ये
हे डिझाइन माजीample तुम्हाला मदत करण्यासाठी काही डीबगिंग वैशिष्ट्ये प्रदान करते.
२.१५.१. सॉफ्टवेअर डीबगिंग संदेश
तुम्हाला रन-टाइम सहाय्य प्रदान करण्यासाठी तुम्ही सॉफ्टवेअरमधील डीबगिंग संदेश चालू करू शकता.
सॉफ्टवेअरमधील डीबगिंग संदेश चालू करण्यासाठी, या चरणांचे अनुसरण करा:

  1. global.h स्क्रिप्टमध्ये DEBUG_MODE 1 मध्ये बदला.
  2. Nios II कमांड शेलवर स्क्रिप्ट/build_sw.sh चालवा.
  3. व्युत्पन्न केलेले सॉफ्टवेअर/tx_control/tx_control.elf पुन्हा प्रोग्राम करा file Nios II कमांड शेल वर कमांड चालवून:
    nios2-डाउनलोड -r -g सॉफ्टवेअर/tx_control/tx_control.elf
  4. Nios II कमांड शेलवर Nios II टर्मिनल कमांड चालवा:
    nios2-टर्मिनल

जेव्हा तुम्ही डीबगिंग संदेश चालू करता, तेव्हा खालील माहिती मुद्रित होते:

  • TX आणि RX दोन्हीवरील TI रीड्रिव्हर सेटिंग्ज ELF प्रोग्रामिंग केल्यानंतर एकदा वाचल्या आणि प्रदर्शित केल्या जातात file.
  • RX EDID कॉन्फिगरेशन आणि हॉटप्लग प्रक्रियेसाठी स्थिती संदेश
  • TX शी कनेक्ट केलेल्या सिंकवरील EDID मधून काढलेल्या FRL समर्थन माहितीसह किंवा त्याशिवाय रिझोल्यूशन. ही माहिती प्रत्येक TX हॉटप्लगसाठी प्रदर्शित केली जाते.
  • TX लिंक प्रशिक्षण दरम्यान TX लिंक प्रशिक्षण प्रक्रियेसाठी स्थिती संदेश.

२.१५.२. TX शी जोडलेल्या सिंकची SCDC माहिती
तुम्ही SCDC माहिती मिळवण्यासाठी हे वैशिष्ट्य वापरू शकता.

  1. Nios II कमांड शेलवर Nios II टर्मिनल कमांड चालवा: nios2-terminal
  2. Intel Arria 2 FPGA डेव्हलपमेंट किटवर user_pb[10] दाबा.

सॉफ्टवेअर Nios II टर्मिनलवर TX शी जोडलेल्या सिंकवरील SCDC माहिती वाचते आणि प्रदर्शित करते.
2.15.3. घड्याळ वारंवारता मोजमाप
वेगवेगळ्या घड्याळांची वारंवारता तपासण्यासाठी हे वैशिष्ट्य वापरा.

  1. hdmi_rx_top आणि hdmi_tx_top मध्ये files, uncomment “//`define DEBUG_EN 1”.
  2. प्रत्येक mr_rate_detect उदाहरणावरून refclock_measure सिग्नल प्रत्येक घड्याळाची वारंवारता (10 ms कालावधीमध्ये) मिळविण्यासाठी सिग्नल टॅप लॉजिक अॅनालायझरमध्ये जोडा.
  3. सिग्नल टॅप लॉजिक अॅनालायझरसह डिझाइन संकलित करा.
  4. SOF कार्यक्रम करा file आणि सिग्नल टॅप लॉजिक अॅनालायझर चालवा.

तक्ता 27. घड्याळे

मॉड्यूल mr_rate_detect उदाहरण

मोजण्यासाठी घड्याळ
hdmi_rx_top rx_pll_tmds RX CDR संदर्भ घड्याळ 0
rx_clk0_freq चॅनल 0 वरून RX ट्रान्सीव्हर घड्याळ बाहेर
rx_vid_clk_freq RX व्हिडिओ घड्याळ
rx_frl_clk_freq RX FRL घड्याळ
rx_hsync_freq प्राप्त व्हिडिओ फ्रेमची Hsync वारंवारता
hdmi_tx_top tx_clk0_freq चॅनेल 0 वरून TX ट्रान्सीव्हर घड्याळ बाहेर
vid_clk_freq TX व्हिडिओ घड्याळ
frl_clk_freq TX FRL घड्याळ
tx_hsync_freq प्रसारित केल्या जाणार्‍या व्हिडिओ फ्रेमची Hsync वारंवारता

२.१६. तुमचे डिझाइन अपग्रेड करत आहे
तक्ता 28. HDMI डिझाइन उदाampमागील इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्तीसह सुसंगतता

डिझाईन माजीampले व्हेरिएंट इंटेल क्वार्टस प्राइम प्रो एडिशन 20.3 वर अपग्रेड करण्याची क्षमता
HDMI 2.1 डिझाइन उदाample (समर्थन FRL = 1) नाही

कोणत्याही गैर-सुसंगत डिझाइनसाठी उदाampतसे, आपल्याला पुढील गोष्टी करण्याची आवश्यकता आहे:

  1. नवीन डिझाइन तयार करा माजीampले सध्याच्या इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्तीमध्ये तुमच्या विद्यमान डिझाइनच्या समान कॉन्फिगरेशनचा वापर करून.
  2. संपूर्ण डिझाइनची तुलना कराample डिरेक्टरी सह डिझाईन example मागील इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती वापरून व्युत्पन्न केले. पोर्ट प्रती बदल आढळले.

HDMI 2.0 डिझाइन उदाample (समर्थन FRL = 0)

एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample तीन RX चॅनेल आणि चार TX चॅनेलचा समावेश असलेले एक HDMI उदाहरण समांतर लूपबॅक प्रदर्शित करते.
तक्ता 29. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाampइंटेल एरिया 10 उपकरणांसाठी le

डिझाईन माजीample डेटा दर चॅनेल मोड लूपबॅक प्रकार
Arria 10 HDMI RX-TX रीट्रांसमिट < 6,000 Mbps सिम्प्लेक्स FIFO बफर सह समांतर

वैशिष्ट्ये

  • HDMI सिंक आणि सोर्स दरम्यान थेट HDMI व्हिडिओ स्ट्रीम पासथ्रू करण्यासाठी डिझाइन FIFO बफरला त्वरित करते.
  • लवकर डीबगिंगसाठी डिझाइन LED स्थिती वापरतेtage.
  • डिझाइन केवळ RX आणि TX पर्यायांसह येते.
  • डिझाइन RX-TX लिंक मॉड्यूलमध्ये डायनॅमिक रेंज अँड मास्टरिंग (HDR) इन्फोफ्रेम समाविष्ट करणे आणि फिल्टर करणे प्रदर्शित करते.
  • TX हॉट-प्लग इव्हेंटद्वारे ट्रिगर झाल्यावर बाह्य HDMI सिंकपासून बाह्य HDMI स्त्रोतापर्यंत EDID पासथ्रूचे व्यवस्थापन हे डिझाइन प्रदर्शित करते.
  • डिझाईन HDMI TX कोर सिग्नल्स व्यवस्थापित करण्यासाठी DIP स्विच आणि पुश-बटण द्वारे रन-टाइम नियंत्रणास अनुमती देते:
    — DVI किंवा HDMI एन्कोडेड व्हिडिओ फ्रेम निवडण्यासाठी मोड सिग्नल
    — info_avi[47], info_vsi[61], आणि audio_info_ai[48] साइडबँड किंवा सहाय्यक डेटा पोर्टद्वारे सहायक पॅकेट ट्रांसमिशन निवडण्यासाठी सिग्नल

RX उदाहरणाला बाह्य व्हिडिओ जनरेटरकडून व्हिडिओ स्रोत प्राप्त होतो आणि डेटा TX उदाहरणावर प्रसारित होण्यापूर्वी लूपबॅक FIFO मधून जातो.
कार्यक्षमतेची पडताळणी करण्यासाठी तुम्हाला बाह्य व्हिडिओ विश्लेषक, मॉनिटर किंवा HDMI कनेक्शनसह टेलिव्हिजन कनेक्ट करणे आवश्यक आहे.
२.१. HDMI 3.1 RX-TX रीट्रांसमिट डिझाइन ब्लॉक आकृती
HDMI 2.0 RX-TX रीट्रांसमिट डिझाइन माजीample HDMI Intel FPGA IP साठी सिम्प्लेक्स चॅनेल मोडवर समांतर लूपबॅक प्रदर्शित करते.
आकृती 20. HDMI RX-TX रीट्रांसमिट ब्लॉक डायग्राम (इंटेल क्वार्टस प्राइम प्रो एडिशन)इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 3आकृती 21. HDMI RX-TX रीट्रांसमिट ब्लॉक डायग्राम (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 4संबंधित माहिती
पीएलएल कॅस्केडिंगचा जिटर किंवा एरिया 10 पीएलएल संदर्भ घड्याळासाठी नॉन-डेडिकेटेड क्लॉक पाथ जर तुमच्या डिझाइन घड्याळे अतिरिक्त अनुभवत असतील तर वर्कअराउंडसाठी या उपायाचा संदर्भ घ्या.
गोंधळ
१.१. हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटेल खालील हार्डवेअर आणि सॉफ्टवेअर वापरते डिझाइनची चाचणी करण्यासाठीampले
हार्डवेअर

  • इंटेल एरिया 10 GX FPGA डेव्हलपमेंट किट
  • HDMI स्रोत (ग्राफिक्स प्रोसेसर युनिट (GPU))
  • HDMI सिंक (मॉनिटर)
  • Bitec HDMI FMC 2.0 कन्या कार्ड (पुनरावृत्ती 11)
  • HDMI केबल्स

टीप:
तुम्ही तुमच्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निवडू शकता. स्थानिक पॅरामीटर BITEC_DAUGHTER_CARD_REV 4, 6, किंवा 11 वर शीर्ष-स्तरावर सेट करा file (a10_hdmi2_demo.v). तुम्ही पुनरावृत्ती बदलता तेव्हा, डिझाइन ट्रान्सीव्हर चॅनेल बदलू शकते आणि Bitec HDMI कन्या कार्डच्या आवश्यकतांनुसार ध्रुवीयता उलटू शकते. तुम्ही BITEC_DAUGHTER_CARD_REV पॅरामीटर 0 वर सेट केल्यास, डिझाइन ट्रान्सीव्हर चॅनेल आणि ध्रुवीयतेमध्ये कोणतेही बदल करत नाही. HDMI 2.1 डिझाइनसाठी माजीampलेस, डिझाइन एक्स अंतर्गतample टॅब, HDMI डॉटर कार्ड रिव्हिजन एकतर पुनरावृत्ती 9, पुनरावृत्ती 4, किंवा कन्या कार्ड नाही यावर सेट करा. डीफॉल्ट मूल्य पुनरावृत्ती 9 आहे.
सॉफ्टवेअर

  • इंटेल क्वार्टस प्राइम आवृत्ती 18.1 आणि नंतरची (हार्डवेअर चाचणीसाठी)
  • मॉडेलसिम – इंटेल एफपीजीए एडिशन, मॉडेलसिम – इंटेल एफपीजीए स्टार्टर एडिशन, रिव्हिएराप्रो, व्हीसीएस (केवळ व्हेरिलॉग एचडीएल)/व्हीसीएस एमएक्स, किंवा एक्सेलियम पॅरलल सिम्युलेटर

२.१. निर्देशिका संरचना
निर्देशिकांमध्ये व्युत्पन्न केलेले असते fileएचडीएमआय इंटेल एफपीजीए आयपी डिझाइनसाठी एसampले
आकृती 22. डिझाईनसाठी डिरेक्टरी स्ट्रक्चर उदाampleइंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 5तक्ता 30. व्युत्पन्न RTL Files

फोल्डर Files
gxb • /gxb_rx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /gxb_rx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /gxb_rx_reset.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /gxb_rx_reset.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /gxb_tx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /gxb_tx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /gxb_tx_fpll.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /gxb_tx_fpll.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /gxb_tx_reset.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /gxb_tx_reset.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
hdmi_rx •/hdmi_rx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
•/hdmi_rx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/hdmi_rx_top.v
/mr_clock_sync.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/mr_hdmi_rx_core_top.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/mr_rx_oversample.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/symbol_aligner.v
Panasonic.hex (इंटेल क्वार्टस प्राइम प्रो एडिशन)
hdmi_tx • /hdmi_tx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
•/hdmi_tx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/hdmi_tx_top.v
/mr_ce.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/mr_hdmi_tx_core_top.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/mr_tx_oversample.v (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
i2c_master

(इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/Panasonic.hex (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /pll_hdmi.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /pll_hdmi_reconfig.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /pll_hdmi_reconfig.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
quartus.ini
सामान्य • /clock_control.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /clock_control.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /fifo.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /fifo.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
• /output_buf_i2c.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
•/output_buf_i2c.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/reset_controller.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (इंटेल क्वार्टस प्राइम प्रो एडिशन)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
sdc /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

तक्ता 31. व्युत्पन्न सिम्युलेशन Files
अधिक माहितीसाठी सिम्युलेशन टेस्टबेंच विभाग पहा.

फोल्डर Files
aldec /aldec.do
/rivierapro_setup.tcl
ताल /cds.lib
/hdl.var
<cds_libs फोल्डर>
गुरू /mentor.do
/msim_setup.tcl
सिनोप्सी /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
xcelium

(इंटेल क्वार्टस प्राइम प्रो एडिशन)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
सामान्य

(इंटेल क्वार्टस प्राइम प्रो एडिशन)

 /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /hdmi_rx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/hdmi_rx.sopcinfo (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/Panasonic.hex (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/symbol_aligner.v (इंटेल क्वार्टस प्राइम प्रो संस्करण)
hdmi_tx • /hdmi_tx.qsys (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
• /hdmi_tx.ip (इंटेल क्वार्टस प्राइम प्रो एडिशन)
/hdmi_tx.sopcinfo (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

तक्ता 32. व्युत्पन्न सॉफ्टवेअर Files

फोल्डर Files
tx_control_src
टीप: tx_control फोल्डरमध्ये यापैकी डुप्लिकेट देखील आहेत files.		 /intel_fpga_i2c.c (इंटेल क्वार्टस प्राइम प्रो संस्करण)
/intel_fpga_i2c.h (इंटेल क्वार्टस प्राइम प्रो संस्करण)
/i2c.c (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/i2c.h (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)
/ti_i2c.h (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

२.३.१. डिझाइन घटक
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample या घटकांची आवश्यकता आहे.
तक्ता 33. HDMI RX शीर्ष घटक

मॉड्यूल

वर्णन
HDMI RX कोर आयपीला ट्रान्सीव्हर नेटिव्ह PHY कडून अनुक्रमांक डेटा प्राप्त होतो आणि डेटा संरेखन, चॅनेल डेस्क्यू, TMDS डीकोडिंग, सहायक डेटा डीकोडिंग, व्हिडिओ डेटा डीकोडिंग, ऑडिओ डेटा डीकोडिंग आणि डिसकॅम्बलिंग करते.
I2 I2C हा सिंक डिस्प्ले डेटा चॅनल (DDC) आणि स्थिती आणि डेटा चॅनल (SCDC) साठी वापरला जाणारा इंटरफेस आहे. एचडीएमआय स्त्रोत डीडीसीचा वापर करून सिंकची क्षमता आणि वैशिष्ट्ये निर्धारित करण्यासाठी एन्हांस्ड एक्स्टेंडेड डिस्प्ले आयडेंटिफिकेशन डेटा (ई-ईडीआयडी) डेटा स्ट्रक्चर वाचतो.
• E-EDID साठी 8-बिट I2C स्लेव्ह पत्ते 0xA0 आणि 0xA1 आहेत. LSB प्रवेश प्रकार सूचित करते: वाचण्यासाठी 1 आणि लेखनासाठी 0. जेव्हा HPD घटना घडते, तेव्हा I2C स्लेव्ह ऑन-चिप RAM मधून वाचून E-EDID डेटाला प्रतिसाद देतो.
• I2C स्लेव्ह-ओन्ली कंट्रोलर HDMI 2.0 ऑपरेशन्ससाठी SCDC ला देखील सपोर्ट करतो. SCDC साठी 8-बिट I2C स्लेव्ह पत्ता 0xA8 आणि 0xA9 आहेत. जेव्हा एखादी HPD घटना घडते, तेव्हा I2C स्लेव्ह HDMI RX कोरच्या SCDC इंटरफेसवर किंवा वरून लेखन किंवा वाचन व्यवहार करतो.
टीप: HDMI 2b हेतू नसल्यास SCDC साठी हा I2.0C स्लेव्ह-ओन्ली कंट्रोलर आवश्यक नाही. आपण चालू केल्यास I2C समाविष्ट करा पॅरामीटर, हा ब्लॉक कोरमध्ये समाविष्ट केला जाईल आणि या स्तरावर दिसणार नाही.
EDID रॅम डिझाइन RAM 1-पोर्ट IP कोर वापरून EDID माहिती संग्रहित करते. एक मानक दोन-वायर (घड्याळ आणि डेटा) सीरियल बस प्रोटोकॉल (I2C स्लेव्ह-ओन्ली कंट्रोलर) CEA-861-D कंप्लायंट E-EDID डेटा संरचना हस्तांतरित करते. ही EDID RAM E- EDID माहिती संग्रहित करते.
टीप: आपण चालू केल्यास EDID RAM समाविष्ट करा पॅरामीटर, हा ब्लॉक कोरमध्ये समाविष्ट केला जाईल आणि या स्तरावर दिसणार नाही.
IOPLL येणार्‍या TMDS घड्याळासाठी IOPLL RX CDR संदर्भ घड्याळ, लिंक स्पीड घड्याळ आणि व्हिडिओ घड्याळ व्युत्पन्न करते.
• आउटपुट घड्याळ 0 (सीडीआर संदर्भ घड्याळ)
• आउटपुट घड्याळ 1 (लिंक स्पीड घड्याळ)
• आउटपुट घड्याळ 2 (व्हिडिओ घड्याळ)
टीप: डीफॉल्ट IOPLL कॉन्फिगरेशन कोणत्याही HDMI रिझोल्यूशनसाठी वैध नाही. पॉवर अप झाल्यावर योग्य सेटिंग्जमध्ये IOPLL पुन्हा कॉन्फिगर केले जाते.
ट्रान्सीव्हर PHY रीसेट कंट्रोलर ट्रान्सीव्हर PHY रीसेट कंट्रोलर RX ट्रान्सीव्हर्सचे विश्वसनीय आरंभ सुनिश्चित करतो. या कंट्रोलरचे रीसेट इनपुट RX रीकॉन्फिगरेशनने ट्रिगर केले आहे, आणि ते ब्लॉकमधील रीसेट अनुक्रमानुसार ट्रान्सीव्हर नेटिव्ह PHY ब्लॉकला संबंधित अॅनालॉग आणि डिजिटल रीसेट सिग्नल व्युत्पन्न करते.
RX नेटिव्ह PHY हार्ड ट्रान्सीव्हर ब्लॉक जो बाह्य व्हिडिओ स्त्रोताकडून अनुक्रमांक डेटा प्राप्त करतो. एचडीएमआय आरएक्स कोरमध्ये डेटा पास करण्यापूर्वी ते डेटाला समांतर डेटासाठी अनुक्रमांक डीसीरियलाइज करते.
RX पुनर्रचना व्यवस्थापन RX रीकॉन्फिगरेशन व्यवस्थापन जे 250 Mbps ते 6,000 Mbps पर्यंतच्या कोणत्याही अनियंत्रित लिंक दरांवर काम करण्यासाठी RX ट्रान्सीव्हर चालविण्यासाठी HDMI PLL सह रेट डिटेक्शन सर्किटरी लागू करते.
खालील पृष्ठ 23 वरील आकृती 63 चा संदर्भ घ्या.
IOPLL पुनर्रचना IOPLL रीकॉन्फिगरेशन ब्लॉक इंटेल FPGAs मध्ये PLL चे डायनॅमिक रिअल-टाइम पुनर्रचना सुलभ करते. हा ब्लॉक संपूर्ण FPGA पुन्हा कॉन्फिगर न करता आउटपुट क्लॉक फ्रिक्वेन्सी आणि PLL बँडविड्थ रिअल टाइममध्ये अपडेट करतो. हा ब्लॉक Intel Arria 100 उपकरणांमध्ये 10 MHz वर चालतो.
IOPLL रीकॉन्फिगरेशन मर्यादेमुळे, IOPLL रीकॉन्फिगरेशन IP जनरेशन दरम्यान Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू करा.
क्वार्टस INI लागू करण्यासाठी, quartus.ini मध्ये “permit_nf_pll_reconfig_out_of_lock=on” समाविष्ट करा. file आणि मध्ये ठेवा file इंटेल क्वार्टस प्राइम प्रोजेक्ट निर्देशिका. तुम्ही INI सह क्वार्टस प्राइम सॉफ्टवेअरमध्ये IOPLL रीकॉन्फिगरेशन ब्लॉक (pll_hdmi_reconfig) संपादित करता तेव्हा तुम्हाला एक चेतावणी संदेश दिसेल.
टीप: या क्वार्टस INI शिवाय, IOPLL रीकॉन्फिगरेशन दरम्यान लॉक गमावल्यास IOPLL रीकॉन्फिगरेशन पूर्ण होऊ शकत नाही.
पीआयओ समांतर इनपुट/आउटपुट (पीआयओ) ब्लॉक फंक्शन्स कंट्रोल, स्टेटस आणि सीपीयू सब-सिस्टीममध्ये किंवा वरून इंटरफेस रीसेट करते.

आकृती 23. मल्टी-रेट रीकॉन्फिगरेशन अनुक्रम प्रवाह
जेव्हा इनपुट डेटा प्रवाह आणि संदर्भ घड्याळ वारंवारता प्राप्त होते किंवा ट्रान्सीव्हर अनलॉक केलेले असते तेव्हा कंट्रोलरचा मल्टी-रेट रीकॉन्फिगरेशन अनुक्रम प्रवाह आकृती स्पष्ट करते.इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 6तक्ता 34. HDMI TX शीर्ष घटक

मॉड्यूल

वर्णन
HDMI TX कोर आयपी कोअर वरच्या स्तरावरून व्हिडिओ डेटा प्राप्त करतो आणि TMDS एन्कोडिंग, सहायक डेटा एन्कोडिंग, ऑडिओ डेटा एन्कोडिंग, व्हिडिओ डेटा एन्कोडिंग आणि स्क्रॅम्बलिंग करतो.
I2C मास्टर I2C हा सिंक डिस्प्ले डेटा चॅनल (DDC) आणि स्थिती आणि डेटा चॅनल (SCDC) साठी वापरला जाणारा इंटरफेस आहे. एचडीएमआय स्त्रोत डीडीसीचा वापर करून सिंकची क्षमता आणि वैशिष्ट्ये निर्धारित करण्यासाठी एन्हांस्ड एक्स्टेंडेड डिस्प्ले आयडेंटिफिकेशन डेटा (ई-ईडीआयडी) डेटा स्ट्रक्चर वाचतो.
• DDC म्‍हणून, HDMI RX टॉपमध्‍ये किंवा व्हिडिओ प्रोसेसिंगसाठी EDID माहिती EDID RAM कॉन्फिगर करण्‍यासाठी I2C मास्टर बाह्य सिंकमधून EDID वाचतो.
• SCDC म्हणून, I2C मास्टर HDMI 2.0b ऑपरेशनसाठी SCDC डेटा संरचना FPGA स्त्रोतापासून बाह्य सिंकमध्ये हस्तांतरित करतो. उदाample, आउटगोइंग डेटा प्रवाह 3,400 Mbps पेक्षा जास्त असल्यास, Nios II प्रोसेसर I2C मास्टरला सिंक SCDC कॉन्फिगरेशन रजिस्टरचे TMDS_BIT_CLOCK_RATIO आणि SCRAMBLER_ENABLE बिट्स 1 वर अपडेट करण्याची आज्ञा देतो.
IOPLL IOPLL येणार्‍या TMDS घड्याळातून लिंक स्पीड घड्याळ आणि व्हिडिओ घड्याळ पुरवते.
• आउटपुट घड्याळ 1 (लिंक स्पीड घड्याळ)
• आउटपुट घड्याळ 2 (व्हिडिओ घड्याळ)
टीप: डीफॉल्ट IOPLL कॉन्फिगरेशन कोणत्याही HDMI रिझोल्यूशनसाठी वैध नाही. पॉवर अप झाल्यावर योग्य सेटिंग्जमध्ये IOPLL पुन्हा कॉन्फिगर केले जाते.
ट्रान्सीव्हर PHY रीसेट कंट्रोलर ट्रान्सीव्हर PHY रीसेट कंट्रोलर TX ट्रान्सीव्हर्सचे विश्वसनीय आरंभ सुनिश्चित करतो. या कंट्रोलरचे रीसेट इनपुट शीर्ष स्तरावरून ट्रिगर केले जाते, आणि ते ब्लॉकच्या आत रीसेट अनुक्रमानुसार ट्रान्ससीव्हर नेटिव्ह PHY ब्लॉकला संबंधित अॅनालॉग आणि डिजिटल रीसेट सिग्नल व्युत्पन्न करते.
या ब्लॉकमधील tx_ready आउटपुट सिग्नल HDMI Intel FPGA IP ला रिसेट सिग्नल म्हणून देखील कार्य करतो ज्यामुळे ट्रान्सीव्हर चालू आहे आणि चालू आहे आणि कोरमधून डेटा प्राप्त करण्यास तयार आहे.
ट्रान्सीव्हर नेटिव्ह PHY हार्ड ट्रान्सीव्हर ब्लॉक जो HDMI TX कोअर कडून समांतर डेटा प्राप्त करतो आणि डेटा प्रसारित करण्यापासून अनुक्रमित करतो.
TX नेटिव्ह PHY आणि ट्रान्सीव्हर आर्बिटर यांच्यातील कनेक्शनचे प्रदर्शन करण्यासाठी TX नेटिव्ह PHY ब्लॉकमध्ये रीकॉन्फिगरेशन इंटरफेस सक्षम केला आहे. TX नेटिव्ह PHY साठी कोणतेही रीकॉन्फिगरेशन केले जात नाही.
टीप: HDMI TX इंटर-चॅनल स्क्यू आवश्यकता पूर्ण करण्यासाठी, Intel Arria 10 Transceiver Native PHY पॅरामीटर एडिटरमध्ये TX चॅनेल बाँडिंग मोड पर्याय सेट करा पीएमए आणि पीसीएस बाँडिंग. तुम्हाला ट्रान्सीव्हर रीसेट कंट्रोलर (tx_digitalreset) मधील शिफारसीनुसार डिजिटल रीसेट सिग्नलमध्ये जास्तीत जास्त स्क्यू (set_max_skew) मर्यादा आवश्यकता देखील जोडण्याची आवश्यकता आहे. इंटेल एरिया 10 ट्रान्सीव्हर PHY वापरकर्ता मार्गदर्शक.
TX PLL ट्रान्समीटर PLL ब्लॉक ट्रान्सीव्हर नेटिव्ह PHY ब्लॉकला सीरियल फास्ट क्लॉक पुरवतो. यासाठी एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample, fPLL TX PLL म्हणून वापरले जाते.
IOPLL पुनर्रचना IOPLL रीकॉन्फिगरेशन ब्लॉक इंटेल FPGAs मध्ये PLL चे डायनॅमिक रिअल-टाइम पुनर्रचना सुलभ करते. हा ब्लॉक संपूर्ण FPGA पुन्हा कॉन्फिगर न करता आउटपुट क्लॉक फ्रिक्वेन्सी आणि PLL बँडविड्थ रिअल टाइममध्ये अपडेट करतो. हा ब्लॉक Intel Arria 100 उपकरणांमध्ये 10 MHz वर चालतो.
IOPLL रीकॉन्फिगरेशन मर्यादेमुळे, IOPLL रीकॉन्फिगरेशन IP जनरेशन दरम्यान Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू करा.
क्वार्टस INI लागू करण्यासाठी, quartus.ini मध्ये “permit_nf_pll_reconfig_out_of_lock=on” समाविष्ट करा. file आणि मध्ये ठेवा file इंटेल क्वार्टस प्राइम प्रोजेक्ट निर्देशिका. तुम्ही INI सह इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये IOPLL रीकॉन्फिगरेशन ब्लॉक (pll_hdmi_reconfig) संपादित करता तेव्हा तुम्हाला एक चेतावणी संदेश दिसेल.
टीप: या क्वार्टस INI शिवाय, IOPLL रीकॉन्फिगरेशन दरम्यान लॉक गमावल्यास IOPLL रीकॉन्फिगरेशन पूर्ण होऊ शकत नाही.
पीआयओ समांतर इनपुट/आउटपुट (पीआयओ) ब्लॉक फंक्शन्स कंट्रोल, स्टेटस आणि सीपीयू सब-सिस्टीममध्ये किंवा वरून इंटरफेस रीसेट करते.

तक्ता 35. ट्रान्सीव्हर डेटा दर आणि ओव्हरampप्रत्येक TMDS घड्याळ वारंवारता श्रेणीसाठी लिंग घटक

TMDS घड्याळ वारंवारता (MHz) TMDS बिट घड्याळ प्रमाण षटकेampलिंग फॅक्टर ट्रान्सीव्हर डेटा रेट (Mbps)
०१-१३ 1 लागू नाही ०१-१३
०१-१३ 0 लागू नाही ०१-१३
०१-१३ 0 5 ०१-१३
०१-१३ 0 3 ०१-१३
०१-१३ 0 4 ०१-१३
०१-१३ 0 5 ०१-१३

तक्ता 36. टॉप-लेव्हल कॉमन ब्लॉक्स

मॉड्यूल

वर्णन
ट्रान्सीव्हर आर्बिटर हे जेनेरिक फंक्शनल ब्लॉक ट्रान्ससीव्हर्सना एकाच वेळी रिकॅलिब्रेट करण्यापासून प्रतिबंधित करते जेव्हा एकाच भौतिक चॅनेलमधील RX किंवा TX ट्रान्सीव्हर्सना पुनर्रचना आवश्यक असते. एकाच चॅनेलमधील RX आणि TX ट्रान्सीव्हर्स स्वतंत्र IP अंमलबजावणीसाठी नियुक्त केलेल्या अनुप्रयोगांवर एकाचवेळी रिकॅलिब्रेशन प्रभाव पाडते.
हे ट्रान्सीव्हर आर्बिटर समान भौतिक चॅनेलमध्ये सिम्प्लेक्स TX आणि सिम्प्लेक्स RX विलीन करण्यासाठी शिफारस केलेल्या ठरावाचा विस्तार आहे. हे ट्रान्सीव्हर आर्बिटर चॅनेलमधील सिम्प्लेक्स RX आणि TX ट्रान्ससीव्हर्सना लक्ष्यित करणार्‍या Avalon-MM RX आणि TX पुनर्रचना विनंत्या विलीन आणि मध्यस्थी करण्यात देखील मदत करते कारण ट्रान्सीव्हर्सच्या पुनर्रचना इंटरफेस पोर्टमध्ये केवळ अनुक्रमे प्रवेश केला जाऊ शकतो.
ट्रान्सीव्हर आर्बिटर आणि TX/RX नेटिव्ह PHY/PHY रीसेट कंट्रोलर ब्लॉक्समधील इंटरफेस कनेक्शन या डिझाइनमध्ये माजीample एक सामान्य मोड प्रदर्शित करतो जो ट्रान्सीव्हर आर्बिटर वापरून कोणत्याही IP संयोजनासाठी लागू होतो. जेव्हा चॅनेलमध्ये फक्त RX किंवा TX ट्रान्सीव्हर वापरले जाते तेव्हा ट्रान्सीव्हर आर्बिटर आवश्यक नसते.
ट्रान्सीव्हर आर्बिटर त्याच्या Avalon-MM रीकॉन्फिगरेशन इंटरफेसद्वारे पुनर्संरचनाच्या विनंतीकर्त्याला ओळखतो आणि संबंधित tx_reconfig_cal_busy किंवा rx_reconfig_cal_busy त्यानुसार गेट केलेले असल्याची खात्री करतो. HDMI ऍप्लिकेशनसाठी, फक्त RX पुन्हा कॉन्फिगरेशन सुरू करते. अॅव्हलॉन-एमएम रीकॉन्फिगरेशन विनंतीला आर्बिटरद्वारे चॅनेल करून, आर्बिटर ओळखतो की पुनर्रचना विनंती RX वरून आली आहे, जी नंतर tx_reconfig_cal_busy ला दावा करण्यापासून दूर करते आणि rx_reconfig_cal_busy ला दावा करण्यास अनुमती देते. गेटिंग TX ट्रान्सीव्हरला अनावधानाने कॅलिब्रेशन मोडमध्ये हलवण्यापासून प्रतिबंधित करते.
टीप: कारण HDMI ला फक्त RX रीकॉन्फिगरेशन आवश्यक आहे, tx_reconfig_mgmt_* सिग्नल बंद आहेत. तसेच, आर्बिटर आणि TX नेटिव्ह PHY ब्लॉक दरम्यान Avalon-MM इंटरफेस आवश्यक नाही. डिझाईन एक्समधील इंटरफेसला ब्लॉक्स नियुक्त केले आहेतampTX/RX नेटिव्ह PHY/PHY रीसेट कंट्रोलरशी जेनेरिक ट्रान्सीव्हर आर्बिटर कनेक्शन प्रदर्शित करण्यासाठी.
RX-TX लिंक • HDMI RX कोर लूपमधून व्हिडिओ डेटा आउटपुट आणि सिंक्रोनाइझेशन सिग्नल RX आणि TX व्हिडिओ क्लॉक डोमेनवर DCFIFO द्वारे.
• जनरल कंट्रोल पॅकेट (GCP), इन्फोफ्रेम्स (AVI, VSI आणि AI), ऑक्झिलरी डेटा आणि ऑडिओ डेटा लूप DCFIFOs द्वारे RX आणि TX लिंक स्पीड क्लॉक डोमेनवर.
• HDMI TX कोरचा सहायक डेटा पोर्ट DCFIFO मधून बॅकप्रेशरद्वारे प्रवाहित होणारा सहायक डेटा नियंत्रित करतो. बॅकप्रेशर हे सुनिश्चित करते की सहायक डेटा पोर्टवर कोणतेही अपूर्ण सहायक पॅकेट नाही.
• हा ब्लॉक बाह्य फिल्टरिंग देखील करतो:
— HDMI TX कोर सहाय्यक डेटा पोर्टवर प्रसारित करण्यापूर्वी ऑक्झिलरी डेटा स्ट्रीममधून ऑडिओ डेटा आणि ऑडिओ क्लॉक रिजनरेशन पॅकेट फिल्टर करते.
टीप: हे फिल्टरिंग अक्षम करण्यासाठी, user_pb[2] दाबा. रीट्रांसमिट केलेल्या ऑक्झिलरी डेटा स्ट्रीममध्ये ऑडिओ डेटा आणि ऑडिओ क्लॉक रिजनरेशन पॅकेटचे कोणतेही डुप्लिकेशन नसल्याचे सुनिश्चित करण्यासाठी हे फिल्टरिंग सक्षम करा.
— HDMI RX सहाय्यक डेटामधून उच्च डायनॅमिक रेंज (HDR) इन्फोफ्रेम फिल्टर करते आणि एक माजी समाविष्ट करतेampएव्हलॉन एसटी मल्टिप्लेक्सरद्वारे एचडीएमआय टीएक्सच्या सहाय्यक डेटासाठी एचडीआर इन्फोफ्रेम.
CPU उप-प्रणाली CPU उप-प्रणाली SCDC आणि DDC नियंत्रक आणि स्त्रोत पुनर्रचना नियंत्रक म्हणून कार्य करते.
• स्त्रोत SCDC कंट्रोलरमध्ये I2C मास्टर कंट्रोलर असतो. I2C मास्टर कंट्रोलर HDMI 2.0b ऑपरेशनसाठी SCDC डेटा स्ट्रक्चर FPGA स्त्रोतापासून बाह्य सिंकमध्ये स्थानांतरित करतो. उदाample, आउटगोइंग डेटा प्रवाह 6,000 Mbps असल्यास, Nios II प्रोसेसर I2C मास्टर कंट्रोलरला सिंक TMDS कॉन्फिगरेशन रजिस्टरचे TMDS_BIT_CLOCK_RATIO आणि SCRAMBLER_ENABLE बिट्स 1 वर अद्यतनित करण्याची आज्ञा देतो.
• समान I2C मास्टर HDMI स्त्रोत आणि बाह्य सिंक दरम्यान DDC डेटा संरचना (E-EDID) देखील हस्तांतरित करतो.
• Nios II CPU HDMI स्त्रोतासाठी पुनर्रचना नियंत्रक म्हणून कार्य करते. TX ला पुन्हा कॉन्फिगरेशन आवश्यक आहे की नाही हे निर्धारित करण्यासाठी CPU RX रीकॉन्फिगरेशन मॅनेजमेंट मॉड्यूलमधून नियतकालिक दर शोधण्यावर अवलंबून आहे. Avalon-MM स्लेव्ह ट्रान्सलेटर Nios II प्रोसेसर Avalon-MM मास्टर इंटरफेस आणि Avalon-MM स्लेव्ह इंटरफेस दरम्यान इंटरफेस प्रदान करतो बाह्यरित्या त्वरित HDMI स्त्रोताच्या IOPLL आणि TX नेटिव्ह PHY.
• PLL आणि ट्रान्सीव्हर रीकॉन्फिगरेशन आणि रीसेट क्रम क्रमशः पार पाडल्याशिवाय, TX साठी पुनर्रचना अनुक्रम प्रवाह RX सारखाच आहे. पृष्ठ 24 वरील आकृती 67 चा संदर्भ घ्या.

आकृती 24. पुनर्रचना अनुक्रम प्रवाह
आकृती Nios II सॉफ्टवेअर प्रवाह दर्शवते ज्यामध्ये I2C मास्टर आणि HDMI स्त्रोतासाठी नियंत्रणे समाविष्ट आहेत.इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 7२.६. डायनॅमिक रेंज आणि मास्टरिंग (HDR) इन्फोफ्रेम इन्सर्टेशन आणि फिल्टरिंग
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample मध्ये RX-TX लूपबॅक सिस्टीममध्ये HDR इन्फोफ्रेम घालण्याचे प्रात्यक्षिक समाविष्ट आहे.
HDMI स्पेसिफिकेशन आवृत्ती 2.0b डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम HDMI सहाय्यक प्रवाहाद्वारे प्रसारित करण्यास अनुमती देते. प्रात्यक्षिकात, ऑक्झिलरी डेटा इन्सर्शन ब्लॉक HDR इन्सर्शनला सपोर्ट करतो. मॉड्यूलच्या सिग्नल लिस्ट टेबलमध्ये नमूद केल्यानुसार तुम्हाला फक्त एचडीआर इन्फोफ्रेम पॅकेटचे फॉरमॅट करणे आवश्यक आहे आणि प्रत्येक व्हिडिओ फ्रेममध्ये एकदा एचडीआर इन्फोफ्रेम घालण्याचे शेड्यूल करण्यासाठी प्रदान केलेले AUX इन्सर्शन कंट्रोल मॉड्यूल वापरणे आवश्यक आहे.
यामध्ये माजीampले कॉन्फिगरेशन, इनकमिंग ऑक्झिलरी स्ट्रीममध्ये आधीपासून HDR इन्फोफ्रेम समाविष्ट असलेल्या घटनांमध्ये, प्रवाहित HDR सामग्री फिल्टर केली जाते. फिल्टरिंग परस्परविरोधी HDR इन्फोफ्रेम्स प्रसारित करणे टाळते आणि केवळ HDR S मध्ये निर्दिष्ट केलेली मूल्ये सुनिश्चित करते.ample डेटा मॉड्यूल वापरले जातात.
आकृती 25. डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम इन्सर्शनसह RX-TX लिंक
आकृती HDMI TX कोर सहाय्यक प्रवाहात डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम समाविष्ट करून RX-TX लिंकचा ब्लॉक आकृती दर्शवते.
इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 8तक्ता 37. सहायक डेटा इन्सर्शन ब्लॉक (altera_hdmi_aux_hdr) सिग्नल

सिग्नल दिशा रुंदी

वर्णन
घड्याळ आणि रीसेट
clk इनपुट 1 घड्याळ इनपुट. हे घड्याळ लिंक स्पीड घड्याळाशी जोडलेले असावे.
रीसेट इनपुट 1 इनपुट रीसेट करा.
सहाय्यक पॅकेट जनरेटर आणि मल्टीप्लेक्सर सिग्नल
मल्टीप्लेक्सर_आउट_डेटा आउटपुट 72 मल्टिप्लेक्सरकडून एव्हलॉन स्ट्रीमिंग आउटपुट.
multixer_out_valid आउटपुट 1
मल्टिप्लेक्सर_आउट_रेडी आउटपुट 1
multixer_out_startofpacket आउटपुट 1
मल्टीप्लेक्सर_आउट_एंडऑफपॅकेट आउटपुट 1
मल्टीप्लेक्सर_आउट_चॅनेल आउटपुट 11
मल्टीप्लेक्सर_इन_डेटा इनपुट 72 मल्टीप्लेक्सरच्या In1 पोर्टवर Avalon स्ट्रीमिंग इनपुट.
HDMI TX व्हिडिओ Vsync. हे सिग्नल लिंक स्पीड क्लॉक डोमेनवर सिंक्रोनाइझ केले जावे.
कोर या सिग्नलच्या वाढत्या काठावर सहायक प्रवाहात HDR इन्फोफ्रेम घालतो.
multixer_in_valid इनपुट 1
मल्टिप्लेक्सर_इन_तयार इनपुट 1
मल्टीप्लेक्सर_इन_स्टार्टऑफपॅकेट इनपुट 1
मल्टिप्लेक्सर_इन_एंडऑफपॅकेट
hdmi_tx_vsync		 इनपुट
इनपुट		 1
1

तक्ता 38. HDR डेटा मॉड्यूल (altera_hdmi_hdr_infoframe) सिग्नल

सिग्नल दिशा रुंदी

वर्णन
hb0 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 0: इन्फोफ्रेम प्रकार कोड.
hb1 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 1: इन्फोफ्रेम आवृत्ती क्रमांक.
hb2 आउटपुट 8 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा हेडर बाइट 2: इन्फोफ्रेमची लांबी.
pb इनपुट 224 डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेमचा डेटा बाइट.

तक्ता 39. डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम डेटा बाइट बंडल बिट-फील्ड

बिट-फील्ड

 व्याख्या

स्थिर मेटाडेटा प्रकार 1
१६:१० डेटा बाइट 1: {5'h0, EOTF[2:0]}
१६:१० डेटा बाइट 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
१६:१० डेटा बाइट 3: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[0], LSB
१६:१० डेटा बाइट 4: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[0], MSB
१६:१० डेटा बाइट 5: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[0], LSB
१६:१० डेटा बाइट 6: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[0], MSB
१६:१० डेटा बाइट 7: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[1], LSB
१६:१० डेटा बाइट 8: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[1], MSB
१६:१० डेटा बाइट 9: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[1], LSB
१६:१० डेटा बाइट 10: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[1], MSB
१६:१० डेटा बाइट 11: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[2], LSB
१६:१० डेटा बाइट 12: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_x[2], MSB
१६:१० डेटा बाइट 13: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[2], LSB
१६:१० डेटा बाइट 14: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर display_primaries_y[2], MSB
१६:१० डेटा बाइट 15: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_x, LSB
१६:१० डेटा बाइट 16: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_x, MSB
१६:१० डेटा बाइट 17: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_y, LSB
१६:१० डेटा बाइट 18: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर white_point_y, MSB
१६:१० डेटा बाइट 19: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर max_display_mastering_luminance, LSB
१६:१० डेटा बाइट 20: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर max_display_mastering_luminance, MSB
१६:१० डेटा बाइट 21: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर min_display_mastering_luminance, LSB
१६:१० डेटा बाइट 22: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर min_display_mastering_luminance, MSB
१६:१० डेटा बाइट 23: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल सामग्री प्रकाश पातळी, LSB
१६:१० डेटा बाइट 24: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल सामग्री प्रकाश पातळी, MSB
१६:१० डेटा बाइट 25: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल फ्रेम-सरासरी प्रकाश पातळी, LSB
१६:१० डेटा बाइट 26: स्टॅटिक_मेटाडेटा_डिस्क्रिप्टर कमाल फ्रेम-सरासरी प्रकाश पातळी, MSB
१६:१० राखीव
१६:१० राखीव

HDR घालणे आणि फिल्टर करणे अक्षम करणे
एचडीआर इन्सर्शन आणि फिल्टर अक्षम केल्याने तुम्हाला आरएक्स-टीएक्स रीट्रांसमिट डिझाइन एक्समध्ये कोणत्याही बदलाशिवाय स्त्रोत सहाय्यक प्रवाहात आधीपासूनच उपलब्ध असलेल्या एचडीआर सामग्रीचे पुनर्प्रसारण सत्यापित करण्यास सक्षम करते.ampले
HDR इन्फोफ्रेम घालणे आणि फिल्टर करणे अक्षम करण्यासाठी:

  1. rxtx_link.v मध्ये block_ext_hdr_infoframe 1'b0 वर सेट करा file सहाय्यक प्रवाहातून HDR इन्फोफ्रेमचे फिल्टरिंग प्रतिबंधित करण्यासाठी.
  2. altera_hdmi_aux_hdr.v मध्ये avalon_st_multiplexer उदाहरणाचे multixer_in0_valid सेट करा file सहाय्यक पॅकेट जनरेटरला TX सहाय्यक प्रवाहात अतिरिक्त HDR माहिती फ्रेम तयार करण्यापासून आणि घालण्यापासून रोखण्यासाठी 1'b0 पर्यंत.

२.२. घड्याळ योजना
क्लॉकिंग स्कीम एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन एक्समधील क्लॉक डोमेन्सचे वर्णन करतेampले
आकृती 26. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाampले क्लॉकिंग स्कीम (इंटेल क्वार्टस प्राइम प्रो एडिशन)इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 9आकृती 27. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाampले क्लॉकिंग स्कीम (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 10तक्ता 40. क्लॉकिंग स्कीम सिग्नल

घड्याळ डिझाइनमधील सिग्नलचे नाव

वर्णन
TX IOPLL/ TX PLL संदर्भ घड्याळ 1 hdmi_clk_in TX IOPLL आणि TX PLL साठी संदर्भ घड्याळ. घड्याळ वारंवारता HDMI TX TMDS घड्याळ चॅनेलवरून अपेक्षित TMDS घड्याळ वारंवारता सारखीच असते.
यासाठी एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample, हे घड्याळ प्रात्यक्षिक हेतूने RX TMDS घड्याळाशी जोडलेले आहे. तुमच्या अॅप्लिकेशनमध्ये, तुम्हाला चांगल्या जिटर परफॉर्मन्ससाठी प्रोग्रामेबल ऑसिलेटरमधून TMDS क्लॉक फ्रिक्वेन्सीसह समर्पित घड्याळ पुरवणे आवश्यक आहे.
टीप: ट्रान्सीव्हर RX पिन TX PLL संदर्भ घड्याळ म्हणून वापरू नका. तुम्ही RX पिनवर HDMI TX refclk ठेवल्यास तुमचे डिझाइन फिट होण्यास अपयशी ठरेल.
TX ट्रान्सीव्हर घड्याळ बाहेर tx_clk ट्रान्सीव्हरमधून घड्याळ पुनर्प्राप्त झाले आणि वारंवारता डेटा दर आणि प्रति घड्याळ चिन्हांवर अवलंबून बदलते.
TX ट्रान्सीव्हर क्लॉक आउट फ्रिक्वेन्सी = ट्रान्सीव्हर डेटा दर/ (प्रती घड्याळाचे प्रतीक*10)
TX PLL सिरीयल घड्याळ tx_bonding_clocks TX PLL द्वारे व्युत्पन्न केलेले अनुक्रमांक जलद घड्याळ. डेटा दरावर आधारित घड्याळ वारंवारता सेट केली जाते.
TX/RX लिंक स्पीड घड्याळ ls_clk दुवा गती घड्याळ. लिंक स्पीड क्लॉक फ्रिक्वेंसी अपेक्षित TMDS क्लॉक फ्रिक्वेंसी, ओव्हर्सवर अवलंबून असतेampलिंग घटक, प्रति घड्याळ चिन्हे आणि TMDS बिट घड्याळ प्रमाण.
TMDS बिट घड्याळ प्रमाण लिंक स्पीड घड्याळ वारंवारता
0 TMDS घड्याळ वारंवारता/ प्रति घड्याळ प्रतीक
1 TMDS घड्याळ वारंवारता *4 / प्रति घड्याळ प्रतीक
TX/RX व्हिडिओ घड्याळ vid_clk व्हिडिओ डेटा घड्याळ. व्हिडिओ डेटा घड्याळ वारंवारता रंग खोलीवर आधारित TX लिंक स्पीड घड्याळ पासून साधित केलेली आहे.
TMDS बिट घड्याळ प्रमाण व्हिडिओ डेटा घड्याळ वारंवारता
0 TMDS घड्याळ/ प्रति घड्याळ प्रतीक/ रंग खोली घटक
1 TMDS घड्याळ *4 / प्रति घड्याळ प्रतीक/ रंग खोली घटक
प्रति रंग बिट्स रंग खोली घटक
8 1
10 1.25
12 1.5
16 2.0
RX TMDS घड्याळ tmds_clk_in HDMI RX वरून TMDS घड्याळ चॅनेल आणि IOPLL ला संदर्भ घड्याळाशी जोडते.
RX CDR संदर्भ घड्याळ 0 /TX PLL संदर्भ घड्याळ 0 fr_clk RX CDR आणि TX PLL साठी विनामूल्य चालू संदर्भ घड्याळ. पॉवर-अप कॅलिब्रेशनसाठी हे घड्याळ आवश्यक आहे.
RX CDR संदर्भ घड्याळ 1 iopll_outclk0 RX ट्रान्सीव्हरच्या RX CDR साठी संदर्भ घड्याळ.
डेटा दर RX संदर्भ घड्याळ वारंवारता
डेटा दर <1 Gbps 5× TMDS घड्याळ वारंवारता
1 Gbps< डेटा दर

<3.4 Gbps

 TMDS घड्याळ वारंवारता
डेटा दर >3.4 Gbps 4× TMDS घड्याळ वारंवारता
• डेटा दर <1 Gbps: षटकांसाठीampट्रान्सीव्हर किमान डेटा दर आवश्यकता पूर्ण करण्यासाठी ling.
• डेटा दर >3.4 Gbps: TMDS बिट रेट ते घड्याळ गुणोत्तर 1/40 ची भरपाई करण्यासाठी ट्रान्सीव्हर डेटा दर ते घड्याळ गुणोत्तर 1/10 वर राखण्यासाठी.
टीप: CDR संदर्भ घड्याळ म्हणून ट्रान्सीव्हर RX पिन वापरू नका. तुम्ही RX पिनवर HDMI RX refclk ठेवल्यास तुमची रचना फिट होऊ शकत नाही.
RX ट्रान्सीव्हर घड्याळ बाहेर rx_clk ट्रान्सीव्हरमधून घड्याळ पुनर्प्राप्त झाले आणि वारंवारता डेटा दर आणि प्रति घड्याळ चिन्हांवर अवलंबून बदलते.

RX ट्रान्सीव्हर क्लॉक आउट फ्रिक्वेन्सी = ट्रान्सीव्हर डेटा रेट/ (प्रति घड्याळ प्रतीक*10)
व्यवस्थापन घड्याळ mgmt_clk या घटकांसाठी मोफत चालणारे 100 MHz घड्याळ:
• पुनर्रचनासाठी Avalon-MM इंटरफेस
— वारंवारता श्रेणीची आवश्यकता 100-125 MHz दरम्यान आहे.
•, ट्रान्सीव्हर रीसेट अनुक्रमासाठी PHY रीसेट कंट्रोलर
— वारंवारता श्रेणीची आवश्यकता 1-500 MHz दरम्यान आहे.
• IOPLL पुनर्रचना
- कमाल घड्याळ वारंवारता 100 MHz आहे.
• व्यवस्थापनासाठी RX पुनर्रचना
• सीपीयू
• I2C मास्टर
I2C घड्याळ i2c_clk 100 मेगाहर्ट्झचे घड्याळ इनपुट जे I2C स्लेव्ह, SCDC HDMI RX कोर आणि EDID RAM मध्ये नोंदवते.

संबंधित माहिती

  • CDR संदर्भ घड्याळ म्हणून ट्रान्सीव्हर RX पिन वापरणे
  • ट्रान्सीव्हर RX पिन TX PLL संदर्भ घड्याळ म्हणून वापरणे

२.३. इंटरफेस सिग्नल
टेबल्स एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन एक्ससाठी सिग्नल्सची सूची देतातampले
तक्ता 41. शीर्ष-स्तरीय सिग्नल

सिग्नल दिशा रुंदी

वर्णन
ऑन-बोर्ड ऑसिलेटर सिग्नल
clk_fpga_b3_p इनपुट 1 कोर संदर्भ घड्याळासाठी 100 MHz विनामूल्य चालू घड्याळ
REFCLK_FMCB_P (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1 ट्रान्सीव्हर संदर्भ घड्याळासाठी 625 मेगाहर्ट्झ विनामूल्य चालू घड्याळ; हे घड्याळ कोणत्याही वारंवारतेचे असू शकते
वापरकर्ता पुश बटणे आणि LEDs
user_pb इनपुट 1 HDMI इंटेल FPGA IP डिझाइन कार्यक्षमता नियंत्रित करण्यासाठी बटण पुश करा
cpu_resetn इनपुट 1 जागतिक रीसेट
user_led_g आउटपुट 4 हिरवा एलईडी डिस्प्ले
LED कार्यांबद्दल अधिक माहितीसाठी पृष्ठ 89 वरील हार्डवेअर सेटअप पहा.
user_led_r आउटपुट 4 लाल एलईडी डिस्प्ले
LED कार्यांबद्दल अधिक माहितीसाठी पृष्ठ 89 वरील हार्डवेअर सेटअप पहा.
FMC पोर्ट B वर HDMI FMC डॉटर कार्ड पिन
fmcb_gbtclk_m2c_p_0 इनपुट 1 HDMI RX TMDS घड्याळ
fmcb_dp_m2c_p इनपुट 3 HDMI RX लाल, हिरवा आणि निळा डेटा चॅनेल
• Bitec कन्या कार्ड पुनरावृत्ती 11
— [0]: RX TMDS चॅनल 1 (हिरवा)
— [१]: RX TMDS चॅनल 1 (लाल)
— [२]: RX TMDS चॅनल 2 (निळा)
• बाईटेक कन्या कार्ड पुनरावृत्ती 4 किंवा 6
— [0]: RX TMDS चॅनल 1 (हिरवा)- ध्रुवीयपणा उलटा
— [१]: RX TMDS चॅनल 1 (ब्लू) — ध्रुवीयपणा उलटा
— [२]: RX TMDS चॅनल 2 (लाल) — ध्रुवीयपणा उलटा
fmcb_dp_c2m_p आउटपुट 4 HDMI TX घड्याळ, लाल, हिरवे आणि निळे डेटा चॅनेल
• Bitec कन्या कार्ड पुनरावृत्ती 11
— [0]: TX TMDS चॅनल 2 (लाल)
— [१]: TX TMDS चॅनल 1 (हिरवा)
— [२]: TX TMDS चॅनल 2 (निळा)
— [३]: TX TMDS घड्याळ चॅनेल
• बाईटेक कन्या कार्ड पुनरावृत्ती 4 किंवा 6
— [३]: TX TMDS घड्याळ चॅनेल
— [२]: TX TMDS चॅनल 1 (निळा)
— [१]: TX TMDS चॅनल 2 (हिरवा)
— [3]: TX TMDS चॅनल 2 (लाल)
fmcb_la_rx_p_9 इनपुट 1 HDMI RX +5V पॉवर डिटेक्ट
fmcb_la_rx_p_8 इनआउट 1 HDMI RX हॉट प्लग डिटेक्ट
fmcb_la_rx_n_8 इनआउट 1 DDC आणि SCDC साठी HDMI RX I2C SDA
fmcb_la_tx_p_10 इनपुट 1 DDC आणि SCDC साठी HDMI RX I2C SCL
fmcb_la_tx_p_12 इनपुट 1 HDMI TX हॉट प्लग डिटेक्ट
fmcb_la_tx_n_12 इनआउट 1 DDC आणि SCDC साठी HDMI I2C SDA
fmcb_la_rx_p_10 इनआउट 1 DDC आणि SCDC साठी HDMI I2C SCL
fmcb_la_tx_p_11 इनआउट 1 रिड्रिव्हर नियंत्रणासाठी HDMI I2C SDA
fmcb_la_rx_n_9 इनआउट 1 रिड्रिव्हर नियंत्रणासाठी HDMI I2C SCL

तक्ता 42. HDMI RX टॉप-लेव्हल सिग्नल

सिग्नल दिशा रुंदी

वर्णन
घड्याळ आणि सिग्नल रीसेट करा
mgmt_clk इनपुट 1 सिस्टम घड्याळ इनपुट (100 MHz)
fr_clk (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1 प्राथमिक ट्रान्सीव्हर संदर्भ घड्याळासाठी विनामूल्य चालू घड्याळ (625 MHz). पॉवर-अप स्थिती दरम्यान ट्रान्सीव्हर कॅलिब्रेशनसाठी हे घड्याळ आवश्यक आहे. हे घड्याळ कोणत्याही वारंवारतेचे असू शकते.
रीसेट इनपुट 1 सिस्टम रीसेट इनपुट

सिग्नल

 दिशा रुंदी

वर्णन
घड्याळ आणि सिग्नल रीसेट करा
reset_xcvr_powerup (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1 ट्रान्सीव्हर रीसेट इनपुट. हा सिग्नल पॉवर-अप स्थितीत संदर्भ घड्याळे स्विचिंग प्रक्रियेदरम्यान (मोफत चालणाऱ्या घड्याळापासून TMDS घड्याळापर्यंत) ठामपणे दिला जातो.
tmds_clk_in इनपुट 1 HDMI RX TMDS घड्याळ
i2c_clk इनपुट 1 DDC आणि SCDC इंटरफेससाठी घड्याळ इनपुट
vid_clk_out आउटपुट 1 व्हिडिओ घड्याळ आउटपुट
ls_clk_out आउटपुट 1 दुवा गती घड्याळ आउटपुट
sys_init आउटपुट 1 पॉवर-अप झाल्यावर सिस्टम रीसेट करण्यासाठी सिस्टम आरंभीकरण
RX ट्रान्सीव्हर आणि IOPLL सिग्नल
rx_serial_data इनपुट 3 RX नेटिव्ह PHY साठी HDMI सीरियल डेटा
gxb_rx_ready आउटपुट 1 RX नेटिव्ह PHY तयार असल्याचे सूचित करते
gxb_rx_cal_busy_out आउटपुट 3 ट्रान्सीव्हर आर्बिटरमध्ये RX नेटिव्ह PHY कॅलिब्रेशन व्यस्त आहे
gxb_rx_cal_busy_in इनपुट 3 ट्रान्सीव्हर आर्बिटरपासून RX नेटिव्ह PHY पर्यंत कॅलिब्रेशन व्यस्त सिग्नल
iopll_locked आउटपुट 1 IOPLL लॉक केलेले असल्याचे सूचित करा
gxb_reconfig_write इनपुट 3 ट्रान्सीव्हर रिकॉन्फिगरेशन Avalon-MM इंटरफेस RX नेटिव्ह PHY पासून ट्रान्सीव्हर आर्बिटर पर्यंत
gxb_reconfig_read इनपुट 3
gxb_reconfig_address इनपुट 30
gxb_reconfig_writedata इनपुट 96
gxb_reconfig_readdata आउटपुट 96
gxb_reconfig_waitrequest आउटपुट 3
RX पुनर्रचना व्यवस्थापन
rx_reconfig_en आउटपुट 1 RX रीकॉन्फिगरेशन सिग्नल सक्षम करते
मोजमाप आउटपुट 24 HDMI RX TMDS घड्याळ वारंवारता मापन (10 ms मध्ये)
मापन_वैध आउटपुट 1 मापन सिग्नल वैध असल्याचे दर्शवते
os आउटपुट 1 षटकेampलिंग घटक:
• ०: षटके नाहीतampलिंग
• 1: 5× ओव्हर्सampलिंग
reconfig_mgmt_write आउटपुट 1 आरएक्स रीकॉन्फिगरेशन मॅनेजमेंट एव्हलॉन मेमरी-मॅप्ड इंटरफेस ते ट्रान्सीव्हर आर्बिटर
reconfig_mgmt_read आउटपुट 1
reconfig_mgmt_address आउटपुट 12
reconfig_mgmt_writedata आउटपुट 32
reconfig_mgmt_readdata इनपुट 32
reconfig_mgmt_waitrequest इनपुट 1
HDMI RX कोर सिग्नल
TMDS_Bit_clock_Ratio आउटपुट 1 SCDC रजिस्टर इंटरफेस
ऑडिओ_डी आउटपुट 1 HDMI RX कोर ऑडिओ इंटरफेस
अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील सिंक इंटरफेस विभागाचा संदर्भ घ्या.
ऑडिओ_डेटा आउटपुट 256
audio_info_ai आउटपुट 48
ऑडिओ_एन आउटपुट 20
audio_CTS आउटपुट 20
ऑडिओ_मेटाडेटा आउटपुट 165
ऑडिओ_स्वरूप आउटपुट 5
aux_pkt_data आउटपुट 72 HDMI RX कोर सहाय्यक इंटरफेस
अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील सिंक इंटरफेस विभागाचा संदर्भ घ्या.
aux_pkt_addr आउटपुट 6
aux_pkt_wr आउटपुट 1
aux_data आउटपुट 72
aux_sop आउटपुट 1
aux_eop आउटपुट 1
aux_valid आउटपुट 1
aux_error आउटपुट 1
gcp आउटपुट 6 HDMI RX कोर साइडबँड सिग्नल
अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील सिंक इंटरफेस विभागाचा संदर्भ घ्या.
info_avi आउटपुट 112
info_vsi आउटपुट 61
colordepth_mgmt_sync आउटपुट 2
vid_data आउटपुट N*४८५०१४ HDMI RX कोर व्हिडिओ पोर्ट
टीप: एन = प्रति घड्याळ चिन्हे
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
vid_vsync आउटपुट N
vid_hsync आउटपुट N
vid_de आउटपुट N
मोड आउटपुट 1 HDMI RX कोर नियंत्रण आणि स्थिती पोर्ट
टीप: एन = प्रति घड्याळ चिन्हे
चा संदर्भ घ्या सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
ctrl आउटपुट N*6
लॉक केलेले आउटपुट 3
vid_lock आउटपुट 1
in_5v_power इनपुट 1 HDMI RX 5V शोधणे आणि हॉटप्लग शोधणे पहा सिंक इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
hdmi_rx_hpd_n इनआउट 1
hdmi_rx_i2c_sda इनआउट 1 HDMI RX DDC आणि SCDC इंटरफेस
hdmi_rx_i2c_scl इनआउट 1
RX EDID रॅम सिग्नल
edid_ram_access इनपुट 1 HDMI RX EDID रॅम ऍक्सेस इंटरफेस.
जेव्हा तुम्हाला EDID RAM वरून लिहायचे किंवा वाचायचे असेल तेव्हा edid_ram_access दाबा, अन्यथा हा सिग्नल कमी ठेवावा.
edid_ram_address इनपुट 8
edid_ram_write इनपुट 1
edid_ram_read इनपुट 1
edid_ram_readdata आउटपुट 8
edid_ram_writedata इनपुट 8
edid_ram_waitrequest आउटपुट 1

तक्ता 43. HDMI TX शीर्ष-स्तरीय सिग्नल

सिग्नल दिशा रुंदी वर्णन
घड्याळ आणि सिग्नल रीसेट करा
mgmt_clk इनपुट 1 सिस्टम घड्याळ इनपुट (100 MHz)
fr_clk (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1 प्राथमिक ट्रान्सीव्हर संदर्भ घड्याळासाठी विनामूल्य चालू घड्याळ (625 MHz). पॉवर-अप स्थिती दरम्यान ट्रान्सीव्हर कॅलिब्रेशनसाठी हे घड्याळ आवश्यक आहे. हे घड्याळ कोणत्याही वारंवारतेचे असू शकते.
रीसेट इनपुट 1 सिस्टम रीसेट इनपुट
hdmi_clk_in इनपुट 1 TX IOPLL आणि TX PLL साठी संदर्भ घड्याळ. घड्याळ वारंवारता TMDS घड्याळ वारंवारता सारखीच असते.
vid_clk_out आउटपुट 1 व्हिडिओ घड्याळ आउटपुट
ls_clk_out आउटपुट 1 दुवा गती घड्याळ आउटपुट
sys_init आउटपुट 1 पॉवर-अप झाल्यावर सिस्टम रीसेट करण्यासाठी सिस्टम आरंभीकरण
रीसेट_xcvr इनपुट 1 TX ट्रान्सीव्हरवर रीसेट करा
reset_pll इनपुट 1 IOPLL आणि TX PLL वर रीसेट करा
reset_pll_reconfig आउटपुट 1 PLL रीकॉन्फिगरेशनवर रीसेट करा
TX ट्रान्सीव्हर आणि IOPLL सिग्नल
tx_serial_data आउटपुट 4 TX नेटिव्ह PHY मधील HDMI सीरियल डेटा
gxb_tx_तयार आउटपुट 1 TX नेटिव्ह PHY तयार असल्याचे सूचित करते
gxb_tx_cal_busy_out आउटपुट 4 ट्रान्सीव्हर आर्बिटरला TX नेटिव्ह PHY कॅलिब्रेशन व्यस्त सिग्नल
gxb_tx_cal_busy_in इनपुट 4 ट्रान्सीव्हर आर्बिटरपासून TX नेटिव्ह PHY पर्यंत कॅलिब्रेशन व्यस्त सिग्नल
TX ट्रान्सीव्हर आणि IOPLL सिग्नल
iopll_locked आउटपुट 1 IOPLL लॉक केलेले असल्याचे सूचित करा
txpll_locked आउटपुट 1 TX PLL लॉक केलेले असल्याचे सूचित करा
gxb_reconfig_write इनपुट 4 ट्रान्सीव्हर रीकॉन्फिगरेशन Avalon मेमरी-मॅप केलेला इंटरफेस TX नेटिव्ह PHY पासून ट्रान्सीव्हर आर्बिटरपर्यंत
gxb_reconfig_read इनपुट 4
gxb_reconfig_address इनपुट 40
gxb_reconfig_writedata इनपुट 128
gxb_reconfig_readdata आउटपुट 128
gxb_reconfig_waitrequest आउटपुट 4
TX IOPLL आणि TX PLL पुनर्रचना सिग्नल
pll_reconfig_write/ tx_pll_reconfig_write इनपुट 1 TX IOPLL/TX PLL पुनर्रचना Avalon मेमरी-मॅप केलेले इंटरफेस
pll_reconfig_read/ tx_pll_reconfig_read इनपुट 1
pll_reconfig_address/ tx_pll_reconfig_address इनपुट 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata इनपुट 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata आउटपुट 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest आउटपुट 1
os इनपुट 2 षटकेampलिंग घटक:
• ०: षटके नाहीतampलिंग
• 1: 3× ओव्हर्सampलिंग
• 2: 4× ओव्हर्सampलिंग
• 3: 5× ओव्हर्सampलिंग
मोजमाप इनपुट 24 प्रसारित करणार्‍या व्हिडिओ रिझोल्यूशनची TMDS घड्याळ वारंवारता दर्शवते.
HDMI TX कोर सिग्नल
ctrl इनपुट 6*N HDMI TX कोर कंट्रोल इंटरफेस
टीप: एन = प्रति घड्याळ चिन्हे
मध्ये स्रोत इंटरफेस विभाग पहा HDMI अधिक माहितीसाठी Intel FPGA IP वापरकर्ता मार्गदर्शक.
मोड इनपुट 1
TMDS_Bit_clock_Ratio इनपुट 1 SCडीसी रजिस्टर इंटरफेस

अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील स्त्रोत इंटरफेस विभाग पहा.
Scrambler_Enable इनपुट 1
ऑडिओ_डी इनपुट 1 HDMI TX कोर ऑडिओ इंटरफेस

चा संदर्भ घ्या स्रोत इंटरफेस मध्ये विभाग HDMI इंटेल FPGA IP वापरकर्ता मार्गदर्शक अधिक माहितीसाठी.
ऑडिओ_म्यूट इनपुट 1
ऑडिओ_डेटा इनपुट 256
चालू ठेवले…
HDMI TX कोर सिग्नल
audio_info_ai इनपुट 49
ऑडिओ_एन इनपुट 22
audio_CTS इनपुट 22
ऑडिओ_मेटाडेटा इनपुट 166
ऑडिओ_स्वरूप इनपुट 5
i2c_master_write इनपुट 1 TX I2C मास्टर Avalon मेमरी-मॅप केलेला इंटरफेस TX कोरच्या आत I2C मास्टरवर.
टीप: जेव्हा तुम्ही चालू करता तेव्हाच हे सिग्नल उपलब्ध होतात I2C समाविष्ट करा पॅरामीटर
i2c_master_read इनपुट 1
i2c_master_address इनपुट 4
i2c_master_writedata इनपुट 32
i2c_master_readdata आउटपुट 32
aux_ready आउटपुट 1 HDMI TX कोर सहाय्यक इंटरफेस

अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील स्त्रोत इंटरफेस विभाग पहा.
aux_data इनपुट 72
aux_sop इनपुट 1
aux_eop इनपुट 1
aux_valid इनपुट 1
gcp इनपुट 6 HDMI TX कोर साइडबँड सिग्नल
अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील स्त्रोत इंटरफेस विभाग पहा.
info_avi इनपुट 113
info_vsi इनपुट 62
vid_data इनपुट N*४८५०१४ HDMI TX कोर व्हिडिओ पोर्ट
टीप: N = प्रति घड्याळ चिन्हे
अधिक माहितीसाठी HDMI Intel FPGA IP वापरकर्ता मार्गदर्शक मधील स्त्रोत इंटरफेस विभाग पहा.
vid_vsync इनपुट N
vid_hsync इनपुट N
vid_de इनपुट N
I2C आणि हॉट प्लग डिटेक्ट सिग्नल
nios_tx_i2c_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)
टीप: आपण चालू करता तेव्हा I2C समाविष्ट करा पॅरामीटर, हा सिग्नल TX कोरमध्ये ठेवला आहे आणि या स्तरावर दिसणार नाही.		 आउटपुट 1 I2C मास्टर एव्हलॉन मेमरी-मॅप केलेले इंटरफेस
nios_tx_i2c_scl_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)
टीप: आपण चालू करता तेव्हा I2C समाविष्ट करा पॅरामीटर, हा सिग्नल TX कोरमध्ये ठेवला आहे आणि या स्तरावर दिसणार नाही.		 आउटपुट 1
nios_tx_i2c_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)
टीप: आपण चालू करता तेव्हा I2C समाविष्ट करा पॅरामीटर, हा सिग्नल TX कोरमध्ये ठेवला आहे आणि या स्तरावर दिसणार नाही.		 इनपुट 1
चालू ठेवले…
I2C आणि हॉट प्लग डिटेक्ट सिग्नल
nios_tx_i2c_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)
टीप: आपण चालू करता तेव्हा I2C समाविष्ट करा पॅरामीटर, हा सिग्नल TX कोरमध्ये ठेवला आहे आणि या स्तरावर दिसणार नाही.		 इनपुट 1
nios_ti_i2c_sda_in (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
nios_ti_i2c_scl_in (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
nios_ti_i2c_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1
nios_ti_i2c_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1
hdmi_tx_i2c_sda इनआउट 1 HDMI TX DDC आणि SCDC इंटरफेस
hdmi_tx_i2c_scl इनआउट 1
hdmi_ti_i2c_sda (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनआउट 1 Bitec डॉटर कार्ड रिव्हिजन 2 TI11 कंट्रोलसाठी I181C इंटरफेस
hdmi_tx_ti_i2c_sda (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनआउट 1
hdmi_ti_i2c_scl (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनआउट 1
hdmi_tx_ti_i2c_scl (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनआउट 1
tx_i2c_avalon_waitrequest आउटपुट 1 I2C मास्टरचे Avalon मेमरी-मॅप केलेले इंटरफेस
tx_i2c_avalon_address (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 3
tx_i2c_avalon_writedata (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 8
tx_i2c_avalon_readdata (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) आउटपुट 8
tx_i2c_avalon_chipselect (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1
tx_i2c_avalon_write (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1
tx_i2c_irq (इंटेल क्वार्टस प्राइम मानक संस्करण) आउटपुट 1
tx_ti_i2c_avalon_waitrequest

(इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन)

 आउटपुट 1
tx_ti_i2c_avalon_address (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 3
tx_ti_i2c_avalon_writedata (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 8
tx_ti_i2c_avalon_readdata (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) आउटपुट 8
चालू ठेवले…
I2C आणि हॉट प्लग डिटेक्ट सिग्नल
tx_ti_i2c_avalon_chipselect (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1
tx_ti_i2c_avalon_write (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1
tx_ti_i2c_irq (इंटेल क्वार्टस प्राइम मानक संस्करण) आउटपुट 1
hdmi_tx_hpd_n इनपुट 1 HDMI TX हॉटप्लग इंटरफेस शोधतो
tx_hpd_ack इनपुट 1
tx_hpd_req आउटपुट 1

तक्ता 44. ट्रान्सीव्हर आर्बिटर सिग्नल्स

सिग्नल दिशा रुंदी वर्णन
clk इनपुट 1 पुनर्रचना घड्याळ. या घड्याळाने रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक्ससह समान घड्याळ सामायिक करणे आवश्यक आहे.
रीसेट इनपुट 1 सिग्नल रीसेट करा. या रीसेटने रीकॉन्फिगरेशन मॅनेजमेंट ब्लॉक्ससह समान रीसेट शेअर करणे आवश्यक आहे.
rx_rcfg_en इनपुट 1 RX रीकॉन्फिगरेशन सक्षम सिग्नल
tx_rcfg_en इनपुट 1 TX रीकॉन्फिगरेशन सक्षम सिग्नल
rx_rcfg_ch इनपुट 2 RX कोरवर कोणते चॅनल पुन्हा कॉन्फिगर करायचे ते दर्शवते. हा संकेत नेहमी ठामपणे ठेवला पाहिजे.
tx_rcfg_ch इनपुट 2 TX कोरवर कोणते चॅनेल पुन्हा कॉन्फिगर करायचे ते दर्शवते. हा संकेत नेहमी ठामपणे ठेवला पाहिजे.
rx_reconfig_mgmt_write इनपुट 1 आरएक्स रीकॉन्फिगरेशन मॅनेजमेंटमधून एव्हलॉन-एमएम इंटरफेसची पुनर्रचना
rx_reconfig_mgmt_read इनपुट 1
rx_reconfig_mgmt_address इनपुट 10
rx_reconfig_mgmt_writedata इनपुट 32
rx_reconfig_mgmt_readdata आउटपुट 32
rx_reconfig_mgmt_waitrequest आउटपुट 1
tx_reconfig_mgmt_write इनपुट 1 TX रीकॉन्फिगरेशन मॅनेजमेंटमधून एव्हलॉन-एमएम इंटरफेसची पुनर्रचना
tx_reconfig_mgmt_read इनपुट 1
tx_reconfig_mgmt_address इनपुट 10
tx_reconfig_mgmt_writedata इनपुट 32
tx_reconfig_mgmt_readdata आउटपुट 32
tx_reconfig_mgmt_waitrequest आउटपुट 1
reconfig_write आउटपुट 1 ट्रान्सीव्हरला एव्हलॉन-एमएम इंटरफेसची पुनर्रचना
reconfig_read आउटपुट 1
चालू ठेवले…
सिग्नल दिशा रुंदी वर्णन
reconfig_address आउटपुट 10
reconfig_writedata आउटपुट 32
rx_reconfig_readdata इनपुट 32
rx_reconfig_waitrequest इनपुट 1
tx_reconfig_readdata इनपुट 1
tx_reconfig_waitrequest इनपुट 1
rx_cal_busy इनपुट 1 RX ट्रान्सीव्हरकडून कॅलिब्रेशन स्थिती सिग्नल
tx_cal_busy इनपुट 1 TX ट्रान्सीव्हरकडून कॅलिब्रेशन स्थिती सिग्नल
rx_reconfig_cal_busy आउटपुट 1 RX ट्रान्सीव्हर PHY रीसेट नियंत्रणासाठी कॅलिब्रेशन स्थिती सिग्नल
tx_reconfig_cal_busy आउटपुट 1 TX ट्रान्सीव्हर PHY रीसेट कंट्रोल वरून कॅलिब्रेशन स्थिती सिग्नल

तक्ता 45. RX-TX लिंक सिग्नल

सिग्नल दिशा रुंदी वर्णन
रीसेट इनपुट 1 व्हिडिओ/ऑडिओ/सहायक/ साइडबँड्स FIFO बफरवर रीसेट करा.
hdmi_tx_ls_clk इनपुट 1 HDMI TX लिंक गती घड्याळ
hdmi_rx_ls_clk इनपुट 1 HDMI RX लिंक गती घड्याळ
hdmi_tx_vid_clk इनपुट 1 HDMI TX व्हिडिओ घड्याळ
hdmi_rx_vid_clk इनपुट 1 HDMI RX व्हिडिओ घड्याळ
hdmi_rx_locked इनपुट 3 HDMI RX लॉक स्थिती दर्शवते
hdmi_rx_de इनपुट N HDMI RX व्हिडिओ इंटरफेस
टीप: एन = प्रति घड्याळ चिन्हे
hdmi_rx_hsync इनपुट N
hdmi_rx_vsync इनपुट N
hdmi_rx_data इनपुट एन * 48
rx_audio_format इनपुट 5 HDMI RX ऑडिओ इंटरफेस
rx_audio_metadata इनपुट 165
rx_audio_info_ai इनपुट 48
rx_audio_CTS इनपुट 20
rx_audio_N इनपुट 20
rx_audio_de इनपुट 1
rx_audio_data इनपुट 256
rx_gcp इनपुट 6 HDMI RX साइडबँड इंटरफेस
rx_info_avi इनपुट 112
rx_info_vsi इनपुट 61
चालू ठेवले…
सिग्नल दिशा रुंदी वर्णन
rx_aux_eop इनपुट 1 HDMI RX सहाय्यक इंटरफेस
rx_aux_sop इनपुट 1
rx_aux_valid इनपुट 1
rx_aux_data इनपुट 72
hdmi_tx_de आउटपुट N HDMI TX व्हिडिओ इंटरफेस

टीप: एन = प्रति घड्याळ चिन्हे
hdmi_tx_hsync आउटपुट N
hdmi_tx_vsync आउटपुट N
hdmi_tx_data आउटपुट एन * 48
tx_audio_format आउटपुट 5 HDMI TX ऑडिओ इंटरफेस
tx_audio_metadata आउटपुट 165
tx_audio_info_ai आउटपुट 48
tx_audio_CTS आउटपुट 20
tx_audio_N आउटपुट 20
tx_audio_de आउटपुट 1
tx_audio_data आउटपुट 256
tx_gcp आउटपुट 6 HDMI TX साइडबँड इंटरफेस
tx_info_avi आउटपुट 112
tx_info_vsi आउटपुट 61
tx_aux_eop आउटपुट 1 HDMI TX सहाय्यक इंटरफेस
tx_aux_sop आउटपुट 1
tx_aux_valid आउटपुट 1
tx_aux_data आउटपुट 72
tx_aux_ready आउटपुट 1

तक्ता 46. प्लॅटफॉर्म डिझायनर सिस्टम सिग्नल

सिग्नल दिशा रुंदी वर्णन
cpu_clk (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1 CPU घड्याळ
clock_bridge_0_in_clk_clk (इंटेल क्वार्टस प्राइम प्रो एडिशन)
cpu_clk_reset_n (इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन) इनपुट 1 सीपीयू रीसेट
reset_bridge_0_reset_reset_n (इंटेल क्वार्टस प्राइम प्रो संस्करण)
tmds_bit_clock_ratio_pio_external_connectio n_export इनपुट 1 TMDS बिट घड्याळ प्रमाण
मापन_पिओ_बाह्य_कनेक्शन_निर्यात इनपुट 24 अपेक्षित TMDS घड्याळ वारंवारता
चालू ठेवले…
सिग्नल दिशा रुंदी वर्णन
मापन_वैध_पिओ_बाह्य_कनेक्शन_एक्सपोर टी इनपुट 1 माप PIO वैध असल्याचे दर्शवते
i2c_master_i2c_serial_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1 I2C मास्टर इंटरफेस
i2c_master_i2c_serial_scl_in (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1
i2c_master_i2c_serial_sda_oe (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
i2c_master_i2c_serial_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण) आउटपुट 1
i2c_master_ti_i2c_serial_sda_in (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1
i2c_master_ti_i2c_serial_scl_in (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1
i2c_master_ti_i2c_serial_sda_oe (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
i2c_master_ti_i2c_serial_scl_oe (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition) आउटपुट 3 DDC आणि SCDC साठी I2C मास्टर Avalon मेमरी-मॅप केलेले इंटरफेस
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) आउटपुट 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) इनपुट 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) आउटपुट 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) इनपुट 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) आउटपुट 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) आउटपुट 3 Bitec कन्या कार्ड रिव्हिजन 2, T11 नियंत्रणासाठी I1181C मास्टर एव्हलॉन मेमरी-मॅप केलेले इंटरफेस
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) आउटपुट 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) इनपुट 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) आउटपुट 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) इनपुट 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) आउटपुट 1
चालू ठेवले…
सिग्नल दिशा रुंदी वर्णन
edid_ram_access_pio_external_connection_exp ort आउटपुट 1 EDID RAM प्रवेश इंटरफेस.
जेव्हा तुम्हाला RX वरच्या EDID RAM वर लिहायचे किंवा वाचायचे असेल तेव्हा edid_ram_access_pio_ external_connection_ निर्यात करा. प्लॅटफॉर्म डिझायनरमधील EDID RAM ऍक्सेस Avalon-MM स्लेव्हला उच्च-स्तरीय RX मॉड्यूल्सवरील EDID RAM इंटरफेसशी कनेक्ट करा.
edid_ram_slave_translator_address आउटपुट 8
edid_ram_slave_translator_write आउटपुट 1
edid_ram_slave_translator_read आउटपुट 1
edid_ram_slave_translator_readdata इनपुट 8
edid_ram_slave_translator_writedata आउटपुट 8
edid_ram_slave_translator_waitrequest इनपुट 1
powerup_cal_done_export (इंटेल क्वार्टस प्राइम प्रो एडिशन) इनपुट 1 RX PMA रीकॉन्फिगरेशन Avalon मेमरी-मॅप केलेले इंटरफेस
rx_pma_cal_busy_export (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1
rx_pma_ch_export (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 2
rx_pma_rcfg_mgmt_address (इंटेल क्वार्टस प्राइम प्रो संस्करण) आउटपुट 12
rx_pma_rcfg_mgmt_write (इंटेल क्वार्टस प्राइम प्रो संस्करण) आउटपुट 1
rx_pma_rcfg_mgmt_read (इंटेल क्वार्टस प्राइम प्रो संस्करण) आउटपुट 1
rx_pma_rcfg_mgmt_readdata (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 32
rx_pma_rcfg_mgmt_writedata (इंटेल क्वार्टस प्राइम प्रो संस्करण) आउटपुट 32
rx_pma_rcfg_mgmt_waitrequest (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1
rx_pma_waitrequest_export (इंटेल क्वार्टस प्राइम प्रो संस्करण) इनपुट 1
rx_rcfg_en_export (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
rx_rst_xcvr_export (इंटेल क्वार्टस प्राइम प्रो एडिशन) आउटपुट 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest इनपुट 1 TX PLL पुनर्रचना Avalon मेमरी-मॅप केलेले इंटरफेस
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata आउटपुट 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address आउटपुट 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write आउटपुट 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read आउटपुट 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata इनपुट 32
चालू ठेवले…
सिग्नल दिशा रुंदी वर्णन
tx_pll_waitrequest_pio_external_connection_export इनपुट 1 TX PLL प्रतीक्षा विनंती
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address आउटपुट 12 TX PMA रीकॉन्फिगरेशन Avalon मेमरी-मॅप केलेले इंटरफेस
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write आउटपुट 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read आउटपुट 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata इनपुट 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata आउटपुट 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest इनपुट 1
tx_pma_waitrequest_pio_external_connection_export इनपुट 1 TX PMA प्रतीक्षा विनंती
tx_pma_cal_busy_pio_external_connection_exp ort इनपुट 1 TX PMA रिकॅलिब्रेशन व्यस्त
tx_pma_ch_export आउटपुट 2 TX PMA चॅनेल
tx_rcfg_en_pio_external_connection_export आउटपुट 1 TX PMA पुनर्रचना सक्षम करा
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata आउटपुट 32 TX IOPLL पुनर्रचना Avalon मेमरी-मॅप केलेले इंटरफेस
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata इनपुट 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest इनपुट 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address आउटपुट 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write आउटपुट 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read आउटपुट 1
tx_os_pio_external_connection_export आउटपुट 2 षटकेampलिंग घटक:
• ०: षटके नाहीतampलिंग
• 1: 3× ओव्हर्सampलिंग
• 2: 4× ओव्हर्सampलिंग
• 3: 5× ओव्हर्सampलिंग
tx_rst_pll_pio_external_connection_export आउटपुट 1 IOPLL आणि TX PLL वर रीसेट करा
tx_rst_xcvr_pio_external_connection_export आउटपुट 1 TX नेटिव्ह PHY वर रीसेट करा
wd_timer_resetrequest_reset आउटपुट 1 वॉचडॉग टाइमर रीसेट
color_depth_pio_external_connection_export इनपुट 2 रंगाची खोली
tx_hpd_ack_pio_external_connection_export आउटपुट 1 TX हॉटप्लगसाठी हँडशेकिंग ओळखा
tx_hpd_req_pio_external_connection_export इनपुट 1

३.८. आरटीएल पॅरामीटर्स डिझाइन करा
डिझाइन एक्स कस्टमाइझ करण्यासाठी HDMI TX आणि RX Top RTL पॅरामीटर्स वापराampले
डिझाईन एक्समध्ये बहुतेक डिझाइन पॅरामीटर्स उपलब्ध आहेतampHDMI Intel FPGA IP पॅरामीटर एडिटरचा le टॅब. आपण अद्याप डिझाइन माजी बदलू शकताampले तुम्हाला सेटिंग्ज
RTL पॅरामीटर्सद्वारे पॅरामीटर एडिटरमध्ये बनवले.

तक्ता 47. HDMI RX टॉप पॅरामीटर्स

पॅरामीटर मूल्य वर्णन
SUPPORT_DEEP_COLOR • 0: खोल रंग नाही
• 1: खोल रंग		 कोर डीप कलर फॉरमॅट एन्कोड करू शकतो का ते ठरवते.
SUPPORT_AUXILIARY • 0: AUX नाही
• 1: AUX		 सहाय्यक चॅनेल एन्कोडिंग समाविष्ट केले असल्यास ते निर्धारित करते.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 उपकरणांसाठी प्रति घड्याळ 10 चिन्हांना समर्थन देते.
SUPPORT_AUDIO • 0: ऑडिओ नाही
• 1: ऑडिओ		 कोर ऑडिओ एन्कोड करू शकतो का ते निर्धारित करते.
EDID_RAM_ADDR_WIDTH (इंटेल क्वार्टस प्राइम मानक संस्करण) 8 (डीफॉल्ट मूल्य) EDID RAM आकाराचा लॉग बेस 2.
BITEC_DAUGHTER_CARD_REV • 0: कोणत्याही Bitec HDMI कन्या कार्डला लक्ष्य करत नाही
• 4: Bitec HDMI कन्या कार्ड रिव्हिजन 4 चे समर्थन करते
• 6: लक्ष्यीकरण Bitec HDMI कन्या कार्ड पुनरावृत्ती 6
•11: लक्ष्यीकरण Bitec HDMI कन्या कार्ड रिव्हिजन 11 (डीफॉल्ट)		 वापरलेल्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निर्दिष्ट करते. तुम्ही पुनरावृत्ती बदलता तेव्हा, डिझाइन ट्रान्सीव्हर चॅनेल बदलू शकते आणि Bitec HDMI कन्या कार्ड आवश्यकतांनुसार ध्रुवीयता उलटू शकते. तुम्ही BITEC_DAUGHTER_CARD_REV पॅरामीटर 0 वर सेट केल्यास, डिझाइन ट्रान्सीव्हर चॅनेल आणि ध्रुवीयतेमध्ये कोणतेही बदल करत नाही.
POLARITY_INVERSION • 0: उलट ध्रुवता
• 1: ध्रुवता उलट करू नका		 इनपुट डेटाच्या प्रत्येक बिटचे मूल्य उलट करण्यासाठी हे पॅरामीटर 1 वर सेट करा. हे पॅरामीटर 1 वर सेट केल्याने RX ट्रान्सीव्हरच्या rx_polinv पोर्टला 4'b1111 असाइन केले जाते.

तक्ता 48. HDMI TX टॉप पॅरामीटर्स

पॅरामीटर मूल्य वर्णन
USE_FPLL 1 केवळ Intel Cyclone® 10 GX उपकरणांसाठी FPLL ला TX PLL म्हणून समर्थन देते. हे पॅरामीटर नेहमी 1 वर सेट करा.
SUPPORT_DEEP_COLOR • 0: खोल रंग नाही
• 1: खोल रंग		 कोर डीप कलर फॉरमॅट एन्कोड करू शकतो का ते ठरवते.
SUPPORT_AUXILIARY • 0: AUX नाही
• 1: AUX		 सहाय्यक चॅनेल एन्कोडिंग समाविष्ट केले असल्यास ते निर्धारित करते.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 उपकरणांसाठी प्रति घड्याळ 10 चिन्हांना समर्थन देते.
चालू ठेवले…
पॅरामीटर मूल्य वर्णन
SUPPORT_AUDIO • 0: ऑडिओ नाही
• 1: ऑडिओ		 कोर ऑडिओ एन्कोड करू शकतो का ते निर्धारित करते.
BITEC_DAUGHTER_CARD_REV • 0: कोणत्याही Bitec HDMI कन्या कार्डला लक्ष्य करत नाही
• 4: Bitec HDMI कन्या कार्ड रिव्हिजन 4 चे समर्थन करते
• 6: लक्ष्यीकरण Bitec HDMI कन्या कार्ड पुनरावृत्ती 6
• 11: लक्ष्यीकरण Bitec HDMI कन्या कार्ड रिव्हिजन 11 (डीफॉल्ट)		 वापरलेल्या Bitec HDMI कन्या कार्डची पुनरावृत्ती निर्दिष्ट करते. तुम्ही पुनरावृत्ती बदलता तेव्हा, डिझाइन ट्रान्सीव्हर चॅनेल बदलू शकते आणि Bitec HDMI कन्या कार्ड आवश्यकतांनुसार ध्रुवीयता उलटू शकते. तुम्ही BITEC_DAUGHTER_CARD_REV पॅरामीटर 0 वर सेट केल्यास, डिझाइन ट्रान्सीव्हर चॅनेल आणि ध्रुवीयतेमध्ये कोणतेही बदल करत नाही.
POLARITY_INVERSION • 0: उलट ध्रुवता
• 1: ध्रुवता उलट करू नका		 इनपुट डेटाच्या प्रत्येक बिटचे मूल्य उलट करण्यासाठी हे पॅरामीटर 1 वर सेट करा. हे पॅरामीटर 1 वर सेट केल्याने TX ट्रान्सीव्हरच्या tx_polinv पोर्टला 4'b1111 असाइन केले जाते.

3.9. हार्डवेअर सेटअप
एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन माजीample HDMI 2.0b सक्षम आहे आणि मानक HDMI व्हिडिओ प्रवाहासाठी लूपथ्रू प्रात्यक्षिक करते.
हार्डवेअर चाचणी चालवण्यासाठी, HDMI-सक्षम डिव्हाइस—जसे की HDMI इंटरफेस असलेले ग्राफिक्स कार्ड—ट्रान्सीव्हर नेटिव्ह PHY RX ब्लॉक आणि HDMI सिंकशी कनेक्ट करा.
इनपुट

  1. HDMI सिंक पोर्टला मानक व्हिडिओ प्रवाहात डीकोड करते आणि ते घड्याळ पुनर्प्राप्ती कोरवर पाठवते.
  2. HDMI RX कोर DCFIFO द्वारे HDMI TX कोरच्या समांतर परत लूप करण्यासाठी व्हिडिओ, सहाय्यक आणि ऑडिओ डेटा डीकोड करतो.
  3. FMC कन्या कार्डचे HDMI स्त्रोत पोर्ट प्रतिमा मॉनिटरवर प्रसारित करते.

टीप:
तुम्हाला दुसरे Intel FPGA डेव्हलपमेंट बोर्ड वापरायचे असल्यास, तुम्ही डिव्हाइस असाइनमेंट आणि पिन असाइनमेंट बदलणे आवश्यक आहे. इंटेल एरिया 10 FPGA डेव्हलपमेंट किट आणि Bitec HDMI 2.0 कन्या कार्डसाठी ट्रान्सीव्हर अॅनालॉग सेटिंगची चाचणी केली जाते. तुम्ही तुमच्या स्वतःच्या बोर्डसाठी सेटिंग्ज बदलू शकता.

तक्ता 49. ऑन-बोर्ड पुश बटण आणि वापरकर्ता LED कार्ये

पुश बटण/एलईडी कार्य
cpu_resetn सिस्टम रीसेट करण्यासाठी एकदा दाबा.
user_pb[0] मानक HDMI स्त्रोतावर HPD सिग्नल टॉगल करण्यासाठी एकदा दाबा.
user_pb[1] • TX कोरला DVI एन्कोडेड सिग्नल पाठवण्याची सूचना देण्यासाठी दाबा आणि धरून ठेवा.
• HDMI एन्कोडेड सिग्नल पाठवण्यासाठी सोडा.
user_pb[2] • TX कोरला साइडबँड सिग्नलवरून इन्फोफ्रेम पाठवणे थांबवण्याची सूचना देण्यासाठी दाबा आणि धरून ठेवा.
• साइडबँड सिग्नलवरून इन्फोफ्रेम पाठवणे पुन्हा सुरू करण्यासाठी रिलीज करा.
USER_LED[0] RX HDMI PLL लॉक स्थिती.
• 0 = अनलॉक केलेले
• 1 = लॉक केलेले
USER_LED[1] RX ट्रान्सीव्हर तयार स्थिती.
चालू ठेवले…
पुश बटण/एलईडी कार्य
• 0 = तयार नाही
• 1 = तयार
USER_LED[2] RX HDMI कोर लॉक स्थिती.
• 0 = किमान 1 चॅनल अनलॉक केले
• 1 = सर्व 3 चॅनेल लॉक केले आहेत
USER_LED[3] RX षटकेampलिंग स्थिती.
• 0 = षटक नसलेलेampled (Intel Arria 1,000 डिव्हाइसमध्ये डेटा दर > 10 Mbps)
• १ = ओव्हर्सampled (Intel Arria 100 डिव्हाइसमध्ये डेटा दर < 10 Mbps)
USER_LED[4] TX HDMI PLL लॉक स्थिती.
• 0 = अनलॉक केलेले
• 1 = लॉक केलेले
USER_LED[5] TX ट्रान्सीव्हर तयार स्थिती.
• 0 = तयार नाही
• 1 = तयार
USER_LED[6] TX ट्रान्सीव्हर PLL लॉक स्थिती.
• 0 = अनलॉक केलेले
• 1 = लॉक केलेले
USER_LED[7] TX षटकेampलिंग स्थिती.
• 0 = षटक नसलेलेampled (Intel Arria 1,000 डिव्हाइसमध्ये डेटा दर > 10 Mbps)
• १ = ओव्हर्सampled (Intel Arria 1,000 डिव्हाइसमध्ये डेटा दर < 10 Mbps)

२.३. सिम्युलेशन टेस्टबेंच
सिम्युलेशन टेस्टबेंच HDMI TX सिरीयल लूपबॅकचे RX कोरवर नक्कल करते.
टीप:
हे सिम्युलेशन टेस्टबेंच इनक्लूड I2C पॅरामीटर सक्षम असलेल्या डिझाइनसाठी समर्थित नाही.

3. HDMI 2.0 डिझाइन उदाample (समर्थन FRL = 0)
683156 | 2022.12.27
आकृती 28. HDMI इंटेल FPGA IP सिम्युलेशन टेस्टबेंच ब्लॉक डायग्राम

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 11

तक्ता 50. टेस्टबेंच घटक

घटक वर्णन
व्हिडिओ TPG व्हिडिओ चाचणी नमुना जनरेटर (TPG) व्हिडिओ उत्तेजक प्रदान करतो.
ऑडिओ एसampले जनरल ऑडिओ एसample जनरेटर ऑडिओ प्रदान करतोampप्रेरणा. जनरेटर ऑडिओ चॅनेलद्वारे प्रसारित करण्यासाठी वाढीव चाचणी डेटा नमुना व्युत्पन्न करतो.
ऑक्स एसampले जनरल औक्स एसample जनरेटर सहाय्यक s पुरवतोampप्रेरणा. जनरेटर ट्रान्समीटरमधून प्रसारित करण्यासाठी निश्चित डेटा व्युत्पन्न करतो.
सीआरसी तपासणी हा तपासक तपासतो की TX ट्रान्सीव्हर पुनर्प्राप्त घड्याळ वारंवारता इच्छित डेटा दराशी जुळत आहे.
ऑडिओ डेटा तपासा ऑडिओ डेटा तपासणी वाढीव चाचणी डेटा नमुना प्राप्त झाला आहे आणि योग्यरित्या डीकोड केला आहे की नाही याची तुलना करते.
Aux डेटा तपासणी ऑक्स डेटा तपासणी अपेक्षित ऑक्स डेटा प्राप्त झाला आहे की नाही आणि प्राप्तकर्त्याच्या बाजूने योग्यरित्या डीकोड केला आहे की नाही याची तुलना करते.

HDMI सिम्युलेशन टेस्टबेंच खालील पडताळणी चाचण्या करते:

HDMI वैशिष्ट्य पडताळणी
व्हिडिओ डेटा • टेस्टबेंच इनपुट आणि आउटपुट व्हिडिओवर CRC तपासणी लागू करते.
• हे प्राप्त झालेल्या व्हिडिओ डेटामध्ये गणना केलेल्या CRC विरुद्ध प्रसारित डेटाचे CRC मूल्य तपासते.
• टेस्टबेंच नंतर रिसीव्हरकडून 4 स्थिर V-SYNC सिग्नल शोधल्यानंतर तपासणी करते.
सहाय्यक डेटा • aux sample जनरेटर ट्रान्समीटरमधून प्रसारित करण्यासाठी निश्चित डेटा व्युत्पन्न करतो.
• प्राप्तकर्त्याच्या बाजूने, जनरेटर अपेक्षित सहाय्यक डेटा प्राप्त झाला आहे आणि योग्यरित्या डीकोड झाला आहे की नाही याची तुलना करतो.
ऑडिओ डेटा • ऑडिओ एसample जनरेटर ऑडिओ चॅनेलद्वारे प्रसारित करण्यासाठी वाढीव चाचणी डेटा नमुना व्युत्पन्न करतो.
• प्राप्तकर्त्याच्या बाजूने, ऑडिओ डेटा तपासक तपासतो आणि तुलना करतो की वाढीव चाचणी डेटा नमुना प्राप्त झाला आहे आणि योग्यरित्या डीकोड केला आहे.

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# ऑडिओ_चॅनेल = 8
# सिम्युलेशन पास

तक्ता 51. एचडीएमआय इंटेल एफपीजीए आयपी डिझाइन उदाample समर्थित सिम्युलेटर

सिम्युलेटर व्हेरिलॉग एचडीएल VHDL
मॉडेलसिम - इंटेल एफपीजीए एडिशन/ मॉडेलसिम - इंटेल एफपीजीए स्टार्टर एडिशन होय होय
VCS/VCS MX होय होय
रिव्हिएरा-PRO होय होय
एक्सेलियम समांतर होय नाही

२.१६. तुमचे डिझाइन अपग्रेड करत आहे
तक्ता 52. HDMI डिझाइन उदाampमागील इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्तीसह सुसंगतता

डिझाईन माजीampले व्हेरिएंट इंटेल क्वार्टस प्राइम प्रो एडिशन 20.3 वर अपग्रेड करण्याची क्षमता
HDMI 2.0 डिझाइन उदाample (समर्थन FRL = 0) नाही

कोणत्याही गैर-सुसंगत डिझाइनसाठी उदाampतसे, आपल्याला पुढील गोष्टी करण्याची आवश्यकता आहे:

  1. नवीन डिझाइन तयार करा माजीampले सध्याच्या इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्तीमध्ये तुमच्या विद्यमान डिझाइनच्या समान कॉन्फिगरेशनचा वापर करून.
  2. संपूर्ण डिझाइनची तुलना कराample डिरेक्टरी सह डिझाईन example मागील इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर आवृत्ती वापरून व्युत्पन्न केले. पोर्ट प्रती बदल आढळले.

HDCP ओव्हर HDMI 2.0/2.1 डिझाइन उदाample

एचडीसीपी ओव्हर एचडीएमआय हार्डवेअर डिझाइन उदाample तुम्हाला HDCP वैशिष्ट्याच्या कार्यक्षमतेचे मूल्यमापन करण्यास मदत करते आणि तुम्हाला तुमच्या Intel Arria 10 डिझाइनमध्ये वैशिष्ट्य वापरण्यास सक्षम करते.
टीप:
HDCP वैशिष्ट्य इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये समाविष्ट केलेले नाही. एचडीसीपी वैशिष्ट्यात प्रवेश करण्यासाठी, इंटेलशी येथे संपर्क साधा https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

४.१. उच्च-बँडविड्थ डिजिटल सामग्री संरक्षण (HDCP)
उच्च-बँडविड्थ डिजिटल सामग्री संरक्षण (HDCP) हा डिस्प्ले आणि स्त्रोत दरम्यान सुरक्षित कनेक्शन तयार करण्यासाठी डिजिटल अधिकार संरक्षणाचा एक प्रकार आहे.
इंटेलने मूळ तंत्रज्ञान तयार केले, जे डिजिटल सामग्री संरक्षण एलएलसी गटाद्वारे परवानाकृत आहे. HDCP ही कॉपी संरक्षण पद्धत आहे जिथे ऑडिओ/व्हिडिओ स्ट्रीम ट्रान्समीटर आणि रिसीव्हर यांच्यामध्ये कूटबद्ध केले जाते, ते बेकायदेशीर कॉपीपासून संरक्षण करते.
HDCP वैशिष्ट्ये HDCP स्पेसिफिकेशन आवृत्ती 1.4 आणि HDCP स्पेसिफिकेशन आवृत्ती 2.3 चे पालन करतात.
एचडीसीपी 1.4 आणि एचडीसीपी 2.3 आयपी हार्डवेअर कोर लॉजिकमध्ये कोणतीही गोपनीय मूल्ये (जसे की खाजगी की आणि सत्र की) एनक्रिप्टेड आयपीच्या बाहेरून प्रवेश करण्यायोग्य नसून सर्व गणना करतात.

तक्ता 53. HDCP IP कार्ये

HDCP IP कार्ये
HDCP 1.4 IP • प्रमाणीकरण एक्सचेंज
— मास्टर कीची गणना (किमी)
— यादृच्छिक एनची निर्मिती
— सत्र की (Ks), M0 आणि R0 ची गणना.
• रिपीटरसह प्रमाणीकरण
- V आणि V' ची गणना आणि सत्यापन
• लिंक अखंडता पडताळणी
— फ्रेम की (Ki), Mi आणि Ri ची गणना.
चालू ठेवले…

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
*इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

आयएसओ
१६:१०
नोंदणीकृत

HDCP IP कार्ये
• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher आणि hdcpRngCipher सह सर्व सायफर मोड
• मूळ एन्क्रिप्शन स्टेटस सिग्नलिंग (DVI) आणि वर्धित एन्क्रिप्शन स्टेटस सिग्नलिंग (HDMI)
• ट्रू रँडम नंबर जनरेटर (TRNG)
— हार्डवेअर आधारित, संपूर्ण डिजिटल अंमलबजावणी आणि नॉन-डिटरमिनिस्टिक रँडम नंबर जनरेटर
HDCP 2.3 IP • मास्टर की (किमी), सत्र की (ks) आणि नॉन्स (rn, riv) जनरेशन
— NIST.SP800-90A यादृच्छिक क्रमांक निर्मितीशी सुसंगत
• प्रमाणीकरण आणि की एक्सचेंज
— NIST.SP800-90A यादृच्छिक क्रमांक निर्मितीसाठी rtx आणि rrx साठी यादृच्छिक संख्यांची निर्मिती
— DCP सार्वजनिक की (kpubdcp) वापरून प्राप्तकर्ता प्रमाणपत्र (certrx) ची स्वाक्षरी पडताळणी
— 3072 बिट RSASSA-PKCS#1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) एन्क्रिप्शन आणि मास्टर कीचे डिक्रिप्शन (किमी)
— AES-CTR मोड वापरून kd (dkey0, dkey1) ची व्युत्पत्ती
- H आणि H' ची गणना आणि पडताळणी
— Ekh(किमी) आणि किमी (जोडी) ची गणना
• रिपीटरसह प्रमाणीकरण
- V आणि V' ची गणना आणि सत्यापन
- M आणि M' ची गणना आणि सत्यापन
• सिस्टम नूतनीकरणक्षमता (SRM)
— kpubdcp वापरून SRM स्वाक्षरी पडताळणी
— 3072 बिट RSASSA-PKCS#1 v1.5
• सत्र की एक्सचेंज
• Edkey(ks) आणि riv ची निर्मिती आणि गणना.
• AES-CTR मोड वापरून dkey2 ची व्युत्पत्ती
• परिसराची तपासणी
- L आणि L' ची गणना आणि पडताळणी
— नॉन्सची निर्मिती (rn)
• डेटा प्रवाह व्यवस्थापन
— AES-CTR मोड आधारित की प्रवाह निर्मिती
• असममित क्रिप्टो अल्गोरिदम
— 1024 (kpubrx) आणि 3072 (kpubdcp) बिट्सच्या मॉड्यूलस लांबीसह RSA
— RSA-CRT (चायनीज रिमाइंडर प्रमेय) 512 (kprivrx) बिट्सच्या मॉड्यूलस लांबीसह आणि 512 (kprivrx) बिट्सच्या घातांकाची लांबी
• निम्न-स्तरीय क्रिप्टोग्राफिक कार्य
- सममितीय क्रिप्टो अल्गोरिदम
• 128 बिट्सच्या की लांबीसह AES-CTR मोड
— हॅश, एमजीएफ आणि एचएमएसी अल्गोरिदम
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- ट्रू रँडम नंबर जनरेटर (TRNG)
• NIST.SP800-90A सुसंगत
• हार्डवेअर आधारित, संपूर्ण डिजिटल अंमलबजावणी आणि नॉन-डिटरमिनिस्टिक यादृच्छिक क्रमांक जनरेटर

४.१.१. एचडीसीपी ओव्हर एचडीएमआय डिझाइन उदाampले आर्किटेक्चर
HDCP वैशिष्ट्य डेटा संरक्षित करते कारण डेटा HDMI किंवा इतर HDCP-संरक्षित डिजिटल इंटरफेसद्वारे कनेक्ट केलेल्या उपकरणांमध्ये प्रसारित केला जातो.
HDCP-संरक्षित प्रणालींमध्ये तीन प्रकारच्या उपकरणांचा समावेश होतो:

4. HDCP ओव्हर HDMI 2.0/2.1 डिझाइन उदाample
683156 | 2022.12.27
• स्रोत (TX)
• सिंक (RX)
• रिपीटर्स
हे डिझाइन माजीample HDCP सिस्टीम रिपीटर डिव्‍हाइसमध्‍ये दाखवते जेथे ते डेटा स्‍वीकारते, डिक्रिप्‍ट करते, नंतर डेटा री-एनक्रिप्‍ट करते आणि शेवटी डेटा परत पाठवते. रिपीटर्समध्ये HDMI इनपुट आणि आउटपुट दोन्ही असतात. हे FIFO बफर्सना HDMI सिंक आणि स्रोत दरम्यान थेट HDMI व्हिडिओ प्रवाह पास-थ्रू करण्यासाठी त्वरित करते. हे काही सिग्नल प्रोसेसिंग करू शकते, जसे की व्हिडिओ आणि इमेज प्रोसेसिंग (VIP) सूट IP कोर सह FIFO बफर बदलून व्हिडिओ उच्च रिझोल्यूशन फॉरमॅटमध्ये रूपांतरित करणे.

आकृती 29. HDCP ओव्हर HDMI डिझाइन उदाampले ब्लॉक डायग्राम

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 12

डिझाइनच्या आर्किटेक्चरबद्दल खालील वर्णने माजीample HDMI डिझाईन पेक्षा HDCP शी संबंधित आहेampले ब्लॉक आकृती. जेव्हा SUPPORT FRL = 1 किंवा
समर्थन HDCP की व्यवस्थापन = 1, डिझाइन उदाample पदानुक्रम पृष्ठ 29 वरील आकृती 95 पेक्षा थोडे वेगळे आहे परंतु अंतर्निहित HDCP कार्ये कायम आहेत
समान

  1. HDCP1x आणि HDCP2x हे IPs आहेत जे HDMI Intel FPGA IP पॅरामीटर एडिटरद्वारे उपलब्ध आहेत. जेव्हा तुम्ही पॅरामीटर एडिटरमध्ये HDMI IP कॉन्फिगर करता, तेव्हा तुम्ही HDCP1x किंवा HDCP2x किंवा दोन्ही IPs सक्षम करू शकता आणि उपप्रणालीचा भाग म्हणून समाविष्ट करू शकता. दोन्ही HDCP IP सक्षम केल्यामुळे, HDMI IP स्वतःला कॅस्केड टोपोलॉजीमध्ये कॉन्फिगर करतो जेथे HDCP2x आणि HDCP1x IPs परत-मागे जोडलेले असतात.
    • HDMI TX चा HDCP एग्रेस इंटरफेस एनक्रिप्टेड ऑडिओ व्हिडिओ डेटा पाठवतो.
    • एन्क्रिप्ट न केलेला डेटा सक्रिय HDCP ब्लॉकद्वारे कूटबद्ध केला जातो आणि लिंकवर प्रसारित करण्यासाठी HDCP इनग्रेस इंटरफेसवर HDMI TX मध्ये परत पाठविला जातो.
    • प्रमाणीकरण मास्टर कंट्रोलर म्हणून CPU उपप्रणाली हे सुनिश्चित करते की HDCP TX IP पैकी फक्त एकच कोणत्याही वेळी सक्रिय आहे आणि दुसरा निष्क्रिय आहे.
    • त्याचप्रमाणे, HDCP RX बाह्य HDCP TX वरून मिळालेला डेटा देखील डिक्रिप्ट करतो.
  2. तुम्हाला डिजिटल कंटेंट प्रोटेक्शन (DCP) जारी केलेल्या प्रोडक्शन की सह HDCP IP प्रोग्राम करणे आवश्यक आहे. खालील की लोड करा:
    तक्ता 54. DCP-जारी उत्पादन की
    HDCP TX/RX कळा
    HDCP2x TX 16 बाइट्स: ग्लोबल कॉन्स्टंट (lc128)
    RX • 16 बाइट्स (TX प्रमाणे): ग्लोबल कॉन्स्टंट (lc128)
    • 320 बाइट्स: RSA खाजगी की (kprivrx)
    • 522 बाइट्स: RSA सार्वजनिक की प्रमाणपत्र (certrx)
    HDCP1x TX • 5 बाइट्स: TX की निवड वेक्टर (Aksv)
    • 280 बाइट्स: TX खाजगी डिव्हाइस की (Akeys)
    RX • 5 बाइट्स: RX की निवड वेक्टर (Bksv)
    • 280 बाइट्स: RX खाजगी डिव्हाइस की (Bkey)

    डिझाइन माजीample मुख्य आठवणींना साध्या ड्युअल-पोर्ट, ड्युअल-क्लॉक सिंक्रोनस रॅम म्हणून लागू करते. HDCP2x TX सारख्या लहान की आकारासाठी, आयपी रेग्युलर लॉजिकमध्ये रजिस्टर वापरून की मेमरी लागू करते.
    टीप: इंटेल HDCP प्रोडक्शन की डिझाईन एक्स सह प्रदान करत नाहीample किंवा Intel FPGA IPs कोणत्याही परिस्थितीत. एचडीसीपी आयपी वापरण्यासाठी किंवा डिझाइन माजीampम्हणून, तुम्ही HDCP दत्तक बनले पाहिजे आणि थेट डिजिटल सामग्री संरक्षण LLC (DCP) कडून उत्पादन की प्राप्त करा.
    डिझाइन चालविण्यासाठी माजीampले, तुम्ही एकतर की मेमरी संपादित करा fileबाह्य स्टोरेज डिव्हाइसमधून उत्पादन की सुरक्षितपणे वाचण्यासाठी उत्पादन की समाविष्ट करण्यासाठी किंवा लॉजिक ब्लॉक्स लागू करण्यासाठी संकलित करा आणि रन टाइमच्या वेळी मुख्य आठवणींमध्ये लिहा.

  3. तुम्ही HDCP2x IP मध्ये 200 MHz पर्यंत कोणत्याही फ्रिक्वेन्सीसह लागू केलेली क्रिप्टोग्राफिक फंक्शन्स घड्याळ करू शकता. या घड्याळाची वारंवारता किती लवकर ठरवते
    HDCP2x प्रमाणीकरण चालते. तुम्ही Nios II प्रोसेसरसाठी वापरलेले 100 MHz घड्याळ शेअर करण्याची निवड करू शकता परंतु प्रमाणीकरण लेटन्सी 200 MHz घड्याळ वापरण्याच्या तुलनेत दुप्पट केली जाईल.
  4. एचडीसीपी टीएक्स आणि एचडीसीपी आरएक्स मधील मूल्यांची देवाणघेवाण करणे आवश्यक आहे एचडीसीपी-च्या एचडीएमआय डीडीसी इंटरफेसवर (आय2 सी सीरियल इंटरफेस)
    संरक्षित इंटरफेस. HDCP RX ने I2C बसवर सपोर्ट करत असलेल्या प्रत्येक लिंकसाठी लॉजिकल डिव्हाइस सादर करणे आवश्यक आहे. I2C स्लेव्ह HDCP पोर्टसाठी 0x74 च्या डिव्हाइस पत्त्यासह डुप्लिकेट केले आहे. हे HDCP2x आणि HDCP1x RX IP दोन्हीचे HDCP रजिस्टर पोर्ट (Avalon-MM) चालवते.
  5. HDMI TX RX वरून EDID वाचण्यासाठी आणि HDMI 2.0 ऑपरेशनसाठी आवश्यक असलेला SCDC डेटा RX वर हस्तांतरित करण्यासाठी IC मास्टरचा वापर करते. Nios II प्रोसेसरद्वारे चालविलेला समान I2C मास्टर देखील TX आणि RX दरम्यान HDCP संदेश हस्तांतरित करण्यासाठी वापरला जातो. I2C मास्टर CPU उपप्रणालीमध्ये एम्बेड केलेले आहे.
  6. Nios II प्रोसेसर प्रमाणीकरण प्रोटोकॉलमध्ये मास्टर म्हणून कार्य करतो आणि HDCP2x आणि HDCP1x TX दोन्हीचे नियंत्रण आणि स्थिती नोंदणी (Avalon-MM) चालवितो.
    आयपी. सॉफ्टवेअर ड्रायव्हर्स प्रमाणपत्र स्वाक्षरी पडताळणी, मास्टर की एक्सचेंज, लोकॅलिटी चेक, सेशन की एक्सचेंज, पेअरिंग, लिंक इंटिग्रिटी चेक (HDCP1x), आणि रिपीटर्ससह प्रमाणीकरण, जसे की टोपोलॉजी माहिती प्रसार आणि प्रवाह व्यवस्थापन माहिती प्रसार यासह प्रमाणीकरण प्रोटोकॉल स्टेट मशीन लागू करते. सॉफ्टवेअर ड्रायव्हर्स प्रमाणीकरण प्रोटोकॉलसाठी आवश्यक असलेली कोणतीही क्रिप्टोग्राफिक कार्ये अंमलात आणत नाहीत. त्याऐवजी, एचडीसीपी आयपी हार्डवेअर सर्व क्रिप्टोग्राफिक फंक्शन्स अंमलात आणते ज्यामुळे कोणत्याही गोपनीय मूल्यांमध्ये प्रवेश केला जाऊ शकत नाही.
    7. खर्‍या रिपीटर प्रात्यक्षिकात जेथे टोपोलॉजी माहितीचा अपस्ट्रीम प्रसार करणे आवश्यक आहे, Nios II प्रोसेसर HDCP2x आणि HDCP1x RX IP दोन्हीचे रिपीटर मेसेज पोर्ट (Avalon-MM) चालवतो. Nios II प्रोसेसर RX REPEATER bit 0 वर क्लिअर करतो जेव्हा कनेक्ट केलेला डाउनस्ट्रीम HDCPcapable नाही किंवा जेव्हा डाउनस्ट्रीम कनेक्ट केलेला नसतो. डाउनस्ट्रीम कनेक्शनशिवाय, आरएक्स सिस्टम आता रिपीटरऐवजी एंड-पॉइंट रिसीव्हर आहे. याउलट, निओस II प्रोसेसर डाउनस्ट्रीम HDCP-सक्षम आहे हे शोधल्यानंतर RX रिपीटर बिट 1 वर सेट करतो.

४.२. Nios II प्रोसेसर सॉफ्टवेअर फ्लो
Nios II सॉफ्टवेअर फ्लोचार्टमध्ये HDMI ऍप्लिकेशनवर HDCP प्रमाणीकरण नियंत्रणे समाविष्ट आहेत.
आकृती 30. Nios II प्रोसेसर सॉफ्टवेअर फ्लोचार्ट

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ब्लॉक आकृती 13

  1. Nios II सॉफ्टवेअर HDMI TX PLL, TX ट्रान्सीव्हर PHY, I2C मास्टर आणि बाह्य TI retimer सुरू आणि रीसेट करते.
  2. व्हिडिओ रिझोल्यूशन बदलले आहे की नाही आणि TX रीकॉन्फिगरेशन आवश्यक आहे की नाही हे निर्धारित करण्यासाठी Nios II सॉफ्टवेअर RX रेट डिटेक्शन सर्किटवरून नियतकालिक दर शोध वैध सिग्नल पोल करते. सॉफ्टवेअर TX हॉट-प्लग इव्हेंट घडला आहे की नाही हे निर्धारित करण्यासाठी TX हॉट-प्लग शोध सिग्नल देखील पोल करते.
  3. जेव्हा RX रेट डिटेक्शन सर्किटकडून वैध सिग्नल प्राप्त होतो, तेव्हा Nios II सॉफ्टवेअर HDMI RX वरून SCDC आणि क्लॉक डेप्थ व्हॅल्यूज वाचते आणि HDMI TX PLL आणि ट्रान्सीव्हर PHY रीकॉन्फिगरेशन आवश्यक आहे की नाही हे निर्धारित करण्यासाठी आढळलेल्या दरावर आधारित क्लॉक फ्रिक्वेन्सी बँड पुनर्प्राप्त करते. TX रीकॉन्फिगरेशन आवश्यक असल्यास, Nios II सॉफ्टवेअर I2C मास्टरला SCDC मूल्य बाह्य RX वर पाठवण्याची आज्ञा देते. ते नंतर HDMI TX PLL आणि TX ट्रान्सीव्हर पुन्हा कॉन्फिगर करण्याची आज्ञा देते
    PHY, त्यानंतर डिव्हाइस रिकॅलिब्रेशन आणि अनुक्रम रीसेट करा. दर बदलत नसल्यास, TX रीकॉन्फिगरेशन किंवा HDCP री-ऑथेंटिकेशन आवश्यक नाही.
  4. जेव्हा TX हॉट-प्लग घटना घडते, तेव्हा Nios II सॉफ्टवेअर I2C मास्टरला SCDC मूल्य बाह्य RX वर पाठवण्याची आज्ञा देते आणि नंतर RX वरून EDID वाचा
    आणि अंतर्गत EDID RAM अद्यतनित करा. सॉफ्टवेअर नंतर EDID माहिती अपस्ट्रीमवर प्रसारित करते.
  5. Nios II सॉफ्टवेअर डाउनस्ट्रीम HDCP-सक्षम आहे की नाही हे शोधण्यासाठी I2C मास्टरला बाह्य RX वरून ऑफसेट 0x50 वाचण्याची आज्ञा देऊन HDCP क्रियाकलाप सुरू करते.
    अन्यथा:
    • परत केलेले HDCP2Version मूल्य 1 असल्यास, डाउनस्ट्रीम HDCP2xcapable आहे.
    • संपूर्ण 0x50 रीडचे परत केलेले मूल्य 0 असल्यास, डाउनस्ट्रीम HDCP1x-सक्षम आहे.
    • संपूर्ण 0x50 रीडचे परत केलेले मूल्य 1 असल्यास, डाउनस्ट्रीम एकतर HDCP-सक्षम नाही किंवा निष्क्रिय आहे.
    • जर डाउनस्ट्रीम पूर्वी HDCP-सक्षम किंवा निष्क्रिय नसेल परंतु सध्या HDCP-सक्षम असेल, तर RX आता रिपीटर आहे हे सूचित करण्यासाठी सॉफ्टवेअर रिपीटर अपस्ट्रीम (RX) चा रिपीटर बिट 1 वर सेट करते.
    • जर डाउनस्ट्रीम पूर्वी HDCP-सक्षम असेल परंतु सध्या HDCP सक्षम किंवा निष्क्रिय नसेल, तर RX आता एंडपॉइंट रिसीव्हर आहे हे सूचित करण्यासाठी सॉफ्टवेअर रीपीटर बिट 0 वर सेट करते.
  6. हे सॉफ्टवेअर HDCP2x प्रमाणीकरण प्रोटोकॉल सुरू करते ज्यामध्ये RX प्रमाणपत्र स्वाक्षरी पडताळणी, मास्टर की एक्सचेंज, लोकॅलिटी चेक, सेशन की एक्सचेंज, पेअरिंग, रिपीटर्ससह प्रमाणीकरण जसे की टोपोलॉजी माहिती प्रसार यांचा समावेश आहे.
  7. प्रमाणीकृत स्थितीत असताना, Nios II सॉफ्टवेअर I2C मास्टरला बाह्य RX वरून RxStatus नोंदणीसाठी मतदान करण्याची आज्ञा देते आणि सॉफ्टवेअरला REAUTH_REQ बिट सेट असल्याचे आढळल्यास, ते पुन्हा प्रमाणीकरण सुरू करते आणि TX एन्क्रिप्शन अक्षम करते.
  8. जेव्हा डाउनस्ट्रीम रिपीटर असतो आणि RxStatus रजिस्टरचा READY बिट 1 वर सेट केला जातो, तेव्हा हे सहसा डाउनस्ट्रीम टोपोलॉजी बदलल्याचे सूचित करते. म्हणून, Nios II सॉफ्टवेअर I2C मास्टरला डाउनस्ट्रीममधून ReceiverID_List वाचण्यासाठी आणि सूची सत्यापित करण्यासाठी आज्ञा देते. जर सूची वैध असेल आणि कोणतीही टोपोलॉजी त्रुटी आढळली नाही, तर सॉफ्टवेअर सामग्री प्रवाह व्यवस्थापन मॉड्यूलकडे जाते. अन्यथा, ते पुन्हा-प्रमाणीकरण सुरू करते आणि TX एन्क्रिप्शन अक्षम करते.
  9. Nios II सॉफ्टवेअर ReceiverID_List आणि RxInfo व्हॅल्यूज तयार करतो आणि नंतर रिपीटर अपस्ट्रीम (RX) च्या Avalon-MM रिपीटर मेसेज पोर्टवर लिहितो. RX नंतर सूचीचा प्रसार बाह्य TX (अपस्ट्रीम) वर करते.
  10. या टप्प्यावर प्रमाणीकरण पूर्ण झाले आहे. सॉफ्टवेअर TX एन्क्रिप्शन सक्षम करते.
  11. सॉफ्टवेअर HDCP1x प्रमाणीकरण प्रोटोकॉल सुरू करते ज्यामध्ये की एक्सचेंज आणि रिपीटर्ससह प्रमाणीकरण समाविष्ट आहे.
  12. Nios II सॉफ्टवेअर बाह्य RX (डाउनस्ट्रीम) आणि HDCP1x TX वरून अनुक्रमे Ri' आणि Ri वाचून आणि तुलना करून लिंक अखंडता तपासणी करते. जर मूल्ये
    जुळत नाही, हे सिंक्रोनाइझेशनचे नुकसान दर्शवते आणि सॉफ्टवेअर पुन्हा प्रमाणीकरण सुरू करते आणि TX एन्क्रिप्शन अक्षम करते.
  13. जर डाउनस्ट्रीम रिपीटर असेल आणि Bcaps रजिस्टरचा रेडी बिट 1 वर सेट केला असेल, तर हे सहसा सूचित करते की डाउनस्ट्रीम टोपोलॉजी बदलली आहे. तर, Nios II सॉफ्टवेअर डाउनस्ट्रीममधून KSV सूची मूल्य वाचण्यासाठी आणि सूची सत्यापित करण्यासाठी I2C मास्टरला आदेश देते. जर सूची वैध असेल आणि कोणतीही टोपोलॉजी त्रुटी आढळली नाही, तर सॉफ्टवेअर KSV सूची आणि Bstatus मूल्य तयार करते आणि रिपीटर अपस्ट्रीम (RX) च्या Avalon-MM रिपीटर संदेश पोर्टवर लिहिते. RX नंतर सूचीचा प्रसार बाह्य TX (अपस्ट्रीम) वर करते. अन्यथा, ते पुन्हा प्रमाणीकरण सुरू करते आणि TX एन्क्रिप्शन अक्षम करते.

४.३. डिझाईन वॉकथ्रू
HDMI डिझाईनवर HDCP सेट करणे आणि चालवणेample मध्ये पाच एस असतातtages

  1. हार्डवेअर सेट करा.
  2. डिझाइन तयार करा.
  3. HDCP की मेमरी संपादित करा files तुमच्या HDCP उत्पादन की समाविष्ट करण्यासाठी.
    a FPGA मध्ये साध्या HDCP उत्पादन की साठवा (सपोर्ट HDCP की व्यवस्थापन = 0)
    b बाह्य फ्लॅश मेमरी किंवा EEPROM मध्ये एन्क्रिप्टेड HDCP उत्पादन की साठवा (सपोर्ट HDCP की व्यवस्थापन = 1)
  4. डिझाइन संकलित करा.
  5. View परिणाम

४.३.१. हार्डवेअर सेट करा
प्रथम एसtage प्रात्यक्षिक म्हणजे हार्डवेअर सेट करणे.
जेव्हा समर्थन FRL = 0, तेव्हा प्रात्यक्षिकासाठी हार्डवेअर सेट करण्यासाठी या चरणांचे अनुसरण करा:

  1. Bitec HDMI 2.0 FMC कन्या कार्ड (पुनरावृत्ती 11) FMC पोर्ट B वर Arria 10 GX डेव्हलपमेंट किटशी कनेक्ट करा.
  2. USB केबल वापरून Arria 10 GX डेव्हलपमेंट किट तुमच्या PC शी कनेक्ट करा.
  3. Bitec HDMI 2.0 FMC कन्या कार्डवरील HDMI RX कनेक्टरवरून HDMI केबल HDCP-सक्षम HDMI डिव्हाइसशी कनेक्ट करा, जसे की HDMI आउटपुटसह ग्राफिक कार्ड.
  4. Bitec HDMI 2.0 FMC कन्या कार्डवरील HDMI TX कनेक्टरवरून दुसरी HDMI केबल HDCP-सक्षम HDMI डिव्हाइसशी कनेक्ट करा, जसे की HDMI इनपुटसह टेलिव्हिजन.

जेव्हा समर्थन FRL = 1, तेव्हा साठी हार्डवेअर सेट करण्यासाठी या चरणांचे अनुसरण करा प्रात्यक्षिक:

  1. Bitec HDMI 2.1 FMC कन्या कार्ड (Revision 9) FMC पोर्ट B वर Arria 10 GX डेव्हलपमेंट किटशी कनेक्ट करा.
  2. USB केबल वापरून Arria 10 GX डेव्हलपमेंट किट तुमच्या PC शी कनेक्ट करा.
  3. Bitec HDMI 2.1 FMC कन्या कार्डवरील HDMI RX कनेक्टरवरून HDMI 3 श्रेणी 2.1 केबल्स HDCP-सक्षम HDMI 2.1 स्त्रोताशी कनेक्ट करा, जसे की क्वांटम डेटा 980 48G जनरेटर.
  4. Bitec HDMI 2.1 FMC कन्या कार्डवरील HDMI TX कनेक्टरवरून आणखी एक HDMI 3 श्रेणी 2.1 केबल्स HDCP-सक्षम HDMI 2.1 सिंकशी कनेक्ट करा, जसे की
    क्वांटम डेटा 980 48G विश्लेषक.

४.३.२. डिझाइन तयार करा
हार्डवेअर सेट केल्यानंतर, तुम्हाला डिझाइन तयार करणे आवश्यक आहे.
तुम्ही सुरू करण्यापूर्वी, इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये HDCP वैशिष्ट्य स्थापित करण्याचे सुनिश्चित करा.

  1. Tools ➤ IP Catalog वर क्लिक करा आणि Intel Arria 10 हे लक्ष्य उपकरण कुटुंब म्हणून निवडा.
    टीप: HDCP डिझाइन माजीample फक्त Intel Arria 10 आणि Intel Stratix® 10 उपकरणांना समर्थन देते.
  2. IP कॅटलॉगमध्ये, HDMI Intel FPGA IP शोधा आणि डबल-क्लिक करा. नवीन IP भिन्नता विंडो दिसेल.
  3. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .qsys किंवा .ip
  4. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
  5. IP टॅबवर, TX आणि RX दोन्हीसाठी इच्छित पॅरामीटर्स कॉन्फिगर करा.
  6. सपोर्ट HDCP 1.4 किंवा सपोर्ट HDCP 2.3 पॅरामीटर चालू करा HDCP डिझाइन एक्स व्युत्पन्न करण्यासाठीampले
  7. जर तुम्हाला HDCP प्रोडक्शन की बाह्य फ्लॅश मेमरी किंवा EEPROM मध्ये एन्क्रिप्टेड फॉरमॅटमध्ये साठवायची असेल तर सपोर्ट HDCP की मॅनेजमेंट पॅरामीटर चालू करा. अन्यथा, HDCP उत्पादन की FPGA मध्ये प्लेन फॉरमॅटमध्ये स्टोअर करण्यासाठी सपोर्ट HDCP की मॅनेजमेंट पॅरामीटर बंद करा.
  8. डिझाईन वर माजीample टॅबवर, Arria 10 HDMI RX-TX Retransmit निवडा.
  9. हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस निवडाampले
  10. जनरेटसाठी File फॉरमॅट करा, व्हेरिलॉग किंवा VHDL निवडा.
  11. लक्ष्य विकास किटसाठी, Arria 10 GX FPGA विकास किट निवडा. तुम्ही डेव्हलपमेंट किट निवडल्यास, लक्ष्य डिव्हाइस (चरण 4 मध्ये निवडलेले) डेव्हलपमेंट किटवरील डिव्हाइसशी जुळण्यासाठी बदलते. Arria 10 GX FPGA डेव्हलपमेंट किटसाठी, डीफॉल्ट डिव्हाइस 10AX115S2F45I1SG आहे.
  12. जनरेट एक्स वर क्लिक कराample प्रकल्प व्युत्पन्न करण्यासाठी डिझाइन files आणि सॉफ्टवेअर एक्झिक्युटेबल आणि लिंकिंग फॉरमॅट (ELF) प्रोग्रामिंग file.

४.३.३. HDCP उत्पादन की समाविष्ट करा
४.३.३.१. FPGA मध्ये साध्या HDCP उत्पादन की साठवा (सपोर्ट HDCP की व्यवस्थापन = ०)
डिझाइन तयार केल्यानंतर, HDCP की मेमरी संपादित करा files तुमच्या उत्पादन की समाविष्ट करण्यासाठी.
उत्पादन की समाविष्ट करण्यासाठी, या चरणांचे अनुसरण करा.

  1. खालील की मेमरी शोधा fileमध्ये s /rtl/hdcp/ निर्देशिका:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. hdcp2x_rx_kmem.v उघडा file आणि रिसीव्हर पब्लिक सर्टिफिकेट आणि RX प्रायव्हेट की आणि ग्लोबल कॉन्स्टंट साठी पूर्वनिर्धारित फॅसिमाईल की R1 शोधा.ampखाली.
    आकृती 31. प्राप्तकर्ता सार्वजनिक प्रमाणपत्रासाठी फॅसिमाईल की R1 चा वायर अॅरे
    इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सार्वजनिक प्रमाणपत्रआकृती 32. RX प्रायव्हेट की आणि ग्लोबल कॉन्स्टंटसाठी फॅसिमाईल की R1 चा वायर अॅरे
    इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ग्लोबल कॉन्स्टंट
  3. प्रोडक्शन की साठी प्लेसहोल्डर शोधा आणि मोठ्या एंडियन फॉरमॅटमध्ये त्यांच्या संबंधित वायर अॅरेमध्ये तुमच्या स्वतःच्या उत्पादन की सह बदला.
    आकृती 33. HDCP उत्पादन की (प्लेसहोल्डर) चा वायर अॅरे
    इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ग्लोबल कॉन्स्टंट 1
  4. इतर सर्व की मेमरीसाठी चरण 3 पुन्हा करा files जेव्हा आपण सर्व की मेमरीमध्ये आपल्या उत्पादन की समाविष्ट करणे पूर्ण केले files, डिझाइन एक्समध्ये USE_FACSIMILE पॅरामीटर 0 वर सेट केले आहे याची खात्री कराampउच्च पातळी file (a10_hdmi2_demo.v)

4.3.3.1.1. DCP की वरून HDCP की मॅपिंग Files
खालील विभाग DCP की मध्ये संग्रहित HDCP उत्पादन की च्या मॅपिंगचे वर्णन करतात files HDCP kmem च्या वायर अॅरेमध्ये files.
४.३.३.१.२. hdcp4.3.3.1.2x_tx_kmem.v आणि hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v आणि hdcp1x_rx_kmem.v साठी files

  • हे दोघे files समान फॉरमॅट शेअर करत आहेत.
  • योग्य HDCP1 TX DCP की ओळखण्यासाठी file hdcp1x_tx_kmem.v साठी, पहिल्या 4 बाइट्सची खात्री करा file "0x01, 0x00, 0x00, 0x00" आहेत.
  • योग्य HDCP1 RX DCP की ओळखण्यासाठी file hdcp1x_rx_kmem.v साठी, पहिल्या 4 बाइट्सची खात्री करा file "0x02, 0x00, 0x00, 0x00" आहेत.
  • DCP की मधील कळा files लिटल-एंडियन फॉरमॅटमध्ये आहेत. kmem मध्ये वापरण्यासाठी files, तुम्ही त्यांना बिग-एंडियनमध्ये रूपांतरित केले पाहिजे.

आकृती 34. HDCP1 TX DCP की वरून बाइट मॅपिंग file hdcp1x_tx_kmem.v मध्ये

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ग्लोबल कॉन्स्टंट 2

टीप:
बाइट क्रमांक खालील स्वरूपात प्रदर्शित होतो:

  • बाइट्समधील की आकार * की क्रमांक + वर्तमान पंक्तीमधील बाइट क्रमांक + स्थिर ऑफसेट + बाइट्समधील पंक्ती आकार * पंक्ती क्रमांक.
  • 308*n सूचित करते की प्रत्येक की सेटमध्ये 308 बाइट्स असतात.
  • 7*y सूचित करते की प्रत्येक पंक्तीमध्ये 7 बाइट्स आहेत.

आकृती 35. HDCP1 TX DCP की file जंक मूल्ये भरणे

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - जंक मूल्ये

आकृती 36. hdcp1x_tx_kmem.v चे वायर अॅरे
Example of hdcp1x_tx_kmem.v आणि त्याचे वायर अॅरे कसे मॅप करतातampHDCP1 TX DCP की le file पृष्ठ 35 वर आकृती 105 मध्ये.

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ग्लोबल कॉन्स्टंट 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v साठी file

  • योग्य HDCP2 RX DCP की ओळखण्यासाठी file hdcp2x_rx_kmem.v साठी, पहिल्या 4 बाइट्सची खात्री करा file "0x00, 0x00, 0x00, 0x02" आहेत.
  • DCP की मधील कळा files लिटल-एंडियन फॉरमॅटमध्ये आहेत.

आकृती 37. HDCP2 RX DCP की वरून बाइट मॅपिंग file hdcp2x_rx_kmem.v मध्ये
खालील आकृती HDCP2 RX DCP की वरून अचूक बाइट मॅपिंग दर्शवते file hdcp2x_rx_kmem.v मध्ये

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - ग्लोबल कॉन्स्टंट 4

टीप:
बाइट क्रमांक खालील स्वरूपात प्रदर्शित होतो:

  • बाइट्समधील की आकार * की क्रमांक + वर्तमान पंक्तीमधील बाइट क्रमांक + स्थिर ऑफसेट + बाइट्समधील पंक्ती आकार * पंक्ती क्रमांक.
  • 862*n सूचित करते की प्रत्येक की सेटमध्ये 862 बाइट्स असतात.
  • 16*y सूचित करते की प्रत्येक पंक्तीमध्ये 16 बाइट्स आहेत. cert_rx_prod मध्ये अपवाद आहे जेथे ROW 32 मध्ये फक्त 10 बाइट्स आहेत.

आकृती 38. HDCP2 RX DCP की file जंक मूल्ये भरणे

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सार्वजनिक प्रमाणपत्र 1

आकृती 39. hdcp2x_rx_kmem.v चे वायर अॅरे
ही आकृती hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, आणि lc128_prod) नकाशासाठी वायर ॲरे दाखवते.ampHDCP2 RX DCP की le file in
पृष्ठ 38 वर आकृती 108.

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सार्वजनिक प्रमाणपत्र 2

४.३.३.१.४. hdcp4.3.3.1.4x_tx_kmem.v file
hdcp2x_tx_kmem.v साठी file:

  • योग्य HDCP2 TX DCP की ओळखण्यासाठी file hdcp2x_tx_kmem.v साठी, पहिल्या 4 बाइट्सची खात्री करा file "0x00, 0x00, 0x00, 0x01" आहेत.
  • DCP की मधील कळा files लिटल-एंडियन फॉरमॅटमध्ये आहेत.
  • वैकल्पिकरित्या, तुम्ही hdcp128x_rx_kmem.v वरून थेट hdcp2x_tx_kmem.v मध्ये lc2_prod लागू करू शकता. की समान मूल्ये सामायिक करतात.

आकृती 40. hdcp2x_tx_kmem.v चा वायर अॅरे
ही आकृती HDCP2 TX DCP की वरून अचूक बाइट मॅपिंग दर्शवते file hdcp2x_tx_kmem.v मध्ये

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सार्वजनिक प्रमाणपत्र 3

४.३.३.२. एनक्रिप्टेड HDCP उत्पादन की बाह्य फ्लॅश मेमरीमध्ये साठवा किंवा EEPROM (सपोर्ट HDCP की व्यवस्थापन = 1)
आकृती 41. उच्च पातळी ओव्हरview HDCP की व्यवस्थापन

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - सार्वजनिक प्रमाणपत्र 4

जेव्हा सपोर्ट HDCP की मॅनेजमेंट पॅरामीटर चालू असते, तेव्हा तुम्ही की एन्क्रिप्शन सॉफ्टवेअर युटिलिटी (KEYENC) आणि इंटेल प्रदान केलेल्या की प्रोग्रामर डिझाइनचा वापर करून HDCP उत्पादन की एन्क्रिप्शनवर नियंत्रण ठेवता. तुम्ही HDCP उत्पादन की आणि 128 बिट HDCP संरक्षण की प्रदान करणे आवश्यक आहे. HDCP संरक्षण की
HDCP उत्पादन की कूटबद्ध करते आणि बाह्य फ्लॅश मेमरीमध्ये की संचयित करते (उदाample, EEPROM) HDMI कन्या कार्डवर.
सपोर्ट HDCP की मॅनेजमेंट पॅरामीटर चालू करा आणि की डिक्रिप्शन वैशिष्ट्य (KEYDEC) HDCP IP कोरमध्ये उपलब्ध होईल. समान HDCP संरक्षण
प्रक्रिया इंजिनसाठी चालवण्याच्या वेळी HDCP उत्पादन की पुनर्प्राप्त करण्यासाठी KEYDEC मध्ये की वापरली जावी. KEYENC आणि KEYDEC Atmel AT24CS32 32-Kbit सीरियल EEPROM, Atmel AT24C16A 16-Kbit सीरियल EEPROM आणि सुसंगत I2C EEPROM डिव्हाइसेसना किमान 16-Kbit rom आकाराचे समर्थन करतात.

टीप:

  1. HDMI 2.0 FMC कन्या कार्ड रिव्हिजन 11 साठी, कन्या कार्डवरील EEPROM Atmel AT24CS32 असल्याची खात्री करा. Bitec HDMI 2.0 FMC कन्या कार्ड रिव्हिजन 11 वर EEPROM चे दोन भिन्न आकार वापरले जातात.
  2. जर तुम्ही पूर्वी HDCP उत्पादन की कूटबद्ध करण्यासाठी KEYENC चा वापर केला असेल आणि आवृत्ती 21.2 किंवा त्यापूर्वी सपोर्ट HDCP की व्यवस्थापन चालू केले असेल, तर तुम्हाला KEYENC सॉफ्टवेअर युटिलिटी वापरून HDCP उत्पादन की पुन्हा-एनक्रिप्ट करणे आणि आवृत्ती 21.3 मधून HDCP IP पुन्हा निर्माण करणे आवश्यक आहे.
    पुढे

४.३.३.२.१. इंटेल KEYENC
KEYENC ही कमांड लाइन सॉफ्टवेअर युटिलिटी आहे जी इंटेल एचडीसीपी प्रोडक्शन की एनक्रिप्ट करण्यासाठी 128 बिट एचडीसीपी प्रोटेक्शन कीसह वापरते. KEYENC हेक्स किंवा बिन किंवा हेडरमध्ये एन्क्रिप्टेड HDCP उत्पादन की आउटपुट करते file स्वरूप KEYENC देखील mif व्युत्पन्न करते file तुमची प्रदान केलेली १२८ बिट HDCP संरक्षण की समाविष्टीत आहे. KEYDEC
mif आवश्यक आहे file.

सिस्टम आवश्यकता:

  1. Windows 86 OS सह x64 10-बिट मशीन
  2. व्हिज्युअल स्टुडिओ 2019 (x64) साठी व्हिज्युअल C++ पुनर्वितरण करण्यायोग्य पॅकेज

टीप:
तुम्ही VS 2019 साठी Microsoft Visual C++ इंस्टॉल करणे आवश्यक आहे. तुम्ही Windows ➤ कंट्रोल पॅनल ➤ प्रोग्राम्स आणि वैशिष्ट्ये वरून Visual C++ रीडिस्ट्रिब्युटेबल इंस्टॉल केले आहे की नाही ते तपासू शकता. मायक्रोसॉफ्ट व्हिज्युअल सी++ इन्स्टॉल केले असल्यास, तुम्ही व्हिज्युअल सी++ xxxx पाहू शकता
पुनर्वितरणयोग्य (x64). अन्यथा, तुम्ही व्हिज्युअल C++ डाउनलोड आणि स्थापित करू शकता
मायक्रोसॉफ्टकडून पुनर्वितरण करण्यायोग्य webजागा. डाउनलोड लिंकसाठी संबंधित माहितीचा संदर्भ घ्या.

तक्ता 55. KEYENC कमांड लाइन पर्याय

कमांड लाइन पर्याय युक्तिवाद/वर्णन
-k <HDCP protection key file>
मजकूर file हेक्साडेसिमलमध्ये फक्त 128 बिट HDCP संरक्षण की समाविष्टीत आहे. उदाample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
HDCP 1.4 ट्रान्समीटर उत्पादन की file DCP कडून (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
HDCP 1.4 रिसीव्हर उत्पादन की file DCP कडून (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
HDCP 2.3 ट्रान्समीटर उत्पादन की file DCP कडून (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
HDCP 2.3 रिसीव्हर उत्पादन की file DCP कडून (.bin file)
-hdcp1txkeys निवडलेल्या इनपुटसाठी की श्रेणी निर्दिष्ट करा (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm कुठे
n = की स्टार्ट (1 किंवा >1) m = की एंड (n किंवा >n) उदाampले:
प्रत्येक HDCP 1 TX, HDCP 1000 RX आणि HCDP मधून 1.4 ते 1.4 की निवडा
2.3 RX उत्पादन की file.
"-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
चालू ठेवले…
कमांड लाइन पर्याय युक्तिवाद/वर्णन
टीप: 1. तुम्ही कोणत्याही HDCP उत्पादन की वापरत नसल्यास file, तुम्हाला HDCP की श्रेणीची आवश्यकता नाही. तुम्ही कमांड लाइनमध्ये वितर्क वापरत नसल्यास, डीफॉल्ट की श्रेणी 0 आहे.
2. तुम्ही HDCP प्रोडक्शन की साठी की चे वेगवेगळे इंडेक्स देखील निवडू शकता file. तथापि, की संख्या निवडलेल्या पर्यायांशी जुळली पाहिजे.
Example: भिन्न 100 की निवडा
HDCP 100 TX उत्पादन की मधून पहिल्या 1.4 की निवडा file "-hdcp1txkeys 1-100"
HDCP 300 RX उत्पादन की साठी 400 ते 1.4 की निवडा file "-hdcp1rxkeys 300-400"
HDCP 600 RX उत्पादन की साठी 700 ते 2.3 की निवडा file "-hdcp2rxkeys 600-700"
-o आउटपुट file स्वरूप . डीफॉल्ट हेक्स आहे file.
बायनरीमध्ये एनक्रिप्टेड HDCP उत्पादन की व्युत्पन्न करा file स्वरूप: -o बिन हेक्समध्ये एनक्रिप्टेड HDCP उत्पादन की व्युत्पन्न करा file स्वरूप: -o हेक्स हेडरमध्ये एनक्रिप्टेड HDCP उत्पादन की व्युत्पन्न करा file स्वरूप: -ओह
-चेक-की इनपुटमध्ये उपलब्ध कीजची संख्या प्रिंट करा files उदाampले:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -चेक-की
टीप: वरील ex मध्ये नमूद केल्याप्रमाणे कमांड लाइनच्या शेवटी पॅरामीटर –check-key वापराampले
- आवृत्ती KEYENC आवृत्ती क्रमांक मुद्रित करा

एनक्रिप्ट करण्यासाठी तुम्ही निवडकपणे HDCP 1.4 आणि/किंवा HDCP 2.3 उत्पादन की निवडू शकता. उदाample, एनक्रिप्ट करण्यासाठी फक्त HDCP 2.3 RX उत्पादन की वापरण्यासाठी, फक्त -hdcp2rx वापरा
<HDCP 2.3 RX production keys file> -hdcp2rxkeys कमांड लाइन पॅरामीटर्समध्ये.
तक्ता 56. KEYENC कॉमन एरर मेसेज गाइडलाइन

त्रुटी संदेश मार्गदर्शक तत्त्व
त्रुटी: HDCP संरक्षण की file गहाळ कमांड लाइन पॅरामीटर गहाळ आहे -k file>
त्रुटी: की 32 हेक्स अंकांची असावी (उदा. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) HDCP संरक्षण की file 32 हेक्साडेसिमल अंकांमध्ये फक्त HDCP संरक्षण की असावी.
त्रुटी: कृपया की श्रेणी निर्दिष्ट करा दिलेल्या इनपुट HDCP उत्पादन की साठी की श्रेणी निर्दिष्ट केलेली नाही file.
त्रुटी: अवैध की श्रेणी -hdcp1txkeys किंवा -hdcp1rxkeys किंवा -hdcp2rxkeys साठी निर्दिष्ट केलेली की श्रेणी योग्य नाही.
त्रुटी: तयार करू शकत नाहीFileनाव> keyenc.exe चालवत असलेल्या फोल्डरची परवानगी तपासा.
त्रुटी: -hdcp1txkeys इनपुट अवैध आहे HDCP 1.4 TX उत्पादन की साठी इनपुट की श्रेणी फॉरमॅट अवैध आहे. योग्य स्वरूप “-hdcp1txkeys nm” आहे जेथे n >= 1, m >= n
त्रुटी: -hdcp1rxkeys इनपुट अवैध आहे HDCP 1.4 RX उत्पादन की साठी इनपुट की श्रेणी फॉरमॅट अवैध आहे. योग्य स्वरूप “-hdcp1rxkeys nm” आहे जेथे n >= 1, m >= n
त्रुटी: -hdcp2rxkeys इनपुट अवैध आहे HDCP 2.3 RX उत्पादन की साठी इनपुट की श्रेणी फॉरमॅट अवैध आहे. योग्य स्वरूप “-hdcp2rxkeys nm” आहे जेथे n >= 1, m >= n
चालू ठेवले…
त्रुटी संदेश मार्गदर्शक तत्त्व
त्रुटी: अवैध file <fileनाव> अवैध HDCP उत्पादन की file.
त्रुटी: file -o पर्यायासाठी गहाळ टाइप करा –o साठी कमांड लाइन पॅरामीटर गहाळ आहे .
त्रुटी: अवैध fileनाव -fileनाव> <filename> अवैध आहे, कृपया वैध वापरा fileविशेष वर्णांशिवाय नाव.

सिंगल EEPROM साठी सिंगल की एन्क्रिप्ट करा
आउटपुटसह HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX आणि HDCP 2.3 RX ची सिंगल की एन्क्रिप्ट करण्यासाठी Windows कमांड प्रॉम्प्टवरून खालील कमांड लाइन चालवा. file शीर्षलेखाचे स्वरूप file सिंगल EEPROM साठी:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -ओह

N EEPROM साठी N की एनक्रिप्ट करा
आउटपुटसह HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX आणि HDCP 2.3 RX च्या N की (की 2.3 पासून सुरू होणारी) एनक्रिप्ट करण्यासाठी Windows कमांड प्रॉम्प्टवरून खालील कमांड लाइन चालवा. file हेक्सचे स्वरूप file N EEPROM साठी:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o हेक्स जेथे N >= 1 आहे आणि सर्व पर्यायांशी जुळले पाहिजे.

संबंधित माहिती
व्हिज्युअल स्टुडिओ 2019 साठी मायक्रोसॉफ्ट व्हिज्युअल C++
डाउनलोड करण्यासाठी Microsoft Visual C++ x86 पुनर्वितरण करण्यायोग्य पॅकेज (vc_redist.x86.exe) प्रदान करते. लिंक बदलल्यास, इंटेल तुम्हाला मायक्रोसॉफ्ट सर्च इंजिनवरून “व्हिज्युअल सी++ पुनर्वितरण करण्यायोग्य” शोधण्याची शिफारस करते.

४.३.३.२.२. की प्रोग्रामर
EEPROM वर एनक्रिप्टेड HDCP उत्पादन की प्रोग्राम करण्यासाठी, या चरणांचे अनुसरण करा:

  1. की प्रोग्रामर डिझाइन कॉपी करा files खालील मार्गावरून तुमच्या कार्यरत निर्देशिकेत: /hdcp2x/hw_demo/key_programmer/
  2. सॉफ्टवेअर हेडर कॉपी करा file (hdcp_key .h) KEYENC सॉफ्टवेअर युटिलिटी (पृष्ठ 113 वरील सिंगल EEPROM साठी विभाग एन्क्रिप्ट सिंगल की) पासून सॉफ्टवेअर/key_programmer_src/ डिरेक्ट्रीवर व्युत्पन्न केले आणि त्याचे नाव hdcp_key.h असे बदला.
  3. ./runall.tcl चालवा. ही स्क्रिप्ट खालील आज्ञा कार्यान्वित करते:
    • IP कॅटलॉग व्युत्पन्न करा files
    • प्लॅटफॉर्म डिझायनर प्रणाली व्युत्पन्न करा
    • इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करा
    • सॉफ्टवेअर वर्कस्पेस तयार करा आणि सॉफ्टवेअर तयार करा
    • संपूर्ण संकलन करा
  4. सॉफ्टवेअर ऑब्जेक्ट डाउनलोड करा File (.sof) EEPROM वर एनक्रिप्टेड HDCP उत्पादन की प्रोग्राम करण्यासाठी FPGA ला.

Stratix 10 HDMI RX-TX रीट्रांसमिट डिझाइन तयार कराample सह सपोर्ट HDCP 2.3 आणि सपोर्ट HDCP 1.4 पॅरामीटर्स चालू केले, नंतर HDCP संरक्षण की समाविष्ट करण्यासाठी खालील चरण फॉलो करा.

  • mif कॉपी करा file (hdcp_kmem.mif) KEYENC सॉफ्टवेअर युटिलिटी (पृष्ठ 113 वरील सिंगल EEPROM साठी एकल की एन्क्रिप्ट करा) पासून व्युत्पन्न केले /quartus/hdcp/ निर्देशिका.

४.३.४. डिझाइन संकलित करा
तुम्ही FPGA मध्ये तुमच्या स्वत:च्या साध्या HDCP प्रोडक्शन की समाविष्ट केल्यानंतर किंवा EEPROM वर एनक्रिप्ट केलेल्या HDCP प्रोडक्शन की प्रोग्रॅम केल्यानंतर, तुम्ही आता डिझाईन संकलित करू शकता.

  1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर लाँच करा आणि उघडा /quartus/a10_hdmi2_demo.qpf.
  2. क्लिक करा प्रक्रिया करणे ➤ संकलन सुरू करा.

4.3.5. View परिणाम
प्रात्यक्षिकाच्या शेवटी, आपण सक्षम व्हाल view HDCP सक्षम HDMI बाह्य सिंकवरील परिणाम.
ला view प्रात्यक्षिकाचे परिणाम, या चरणांचे अनुसरण करा:

  1. इंटेल FPGA बोर्ड पॉवर अप करा.
  2. निर्देशिका मध्ये बदला /चतुर्थांश/.
  3. सॉफ्टवेअर ऑब्जेक्ट डाउनलोड करण्यासाठी Nios II कमांड शेलवर खालील आदेश टाइप करा File (.sof) FPGA ला. nios2-configure-sof output_files/ .sof
  4. HDCP-सक्षम HDMI बाह्य स्रोत आणि सिंक पॉवर अप करा (जर तुम्ही तसे केले नसेल). HDMI बाह्य सिंक तुमच्या HDMI बाह्य स्रोताचे आउटपुट प्रदर्शित करते.

४.३.५.१. पुश बटणे आणि एलईडी कार्ये
तुमचे प्रात्यक्षिक नियंत्रित करण्यासाठी बोर्डवरील पुश बटणे आणि LED फंक्शन्स वापरा.

तक्ता 57. पुश बटण आणि एलईडी इंडिकेटर (सपोर्ट एफआरएल = 0)

पुश बटण/एलईडी कार्ये
cpu_resetn सिस्टम रीसेट करण्यासाठी एकदा दाबा.
user_pb[0] मानक HDMI स्त्रोतावर HPD सिग्नल टॉगल करण्यासाठी एकदा दाबा.
user_pb[1] • TX कोरला DVI एन्कोडेड सिग्नल पाठवण्याची सूचना देण्यासाठी दाबा आणि धरून ठेवा.
• HDMI एन्कोडेड सिग्नल पाठवण्यासाठी सोडा.
• येणारा व्हिडिओ 8 bpc RGB कलर स्पेसमध्ये असल्याची खात्री करा.
user_pb[2] • TX कोरला साइडबँड सिग्नलवरून इन्फोफ्रेम पाठवणे थांबवण्याची सूचना देण्यासाठी दाबा आणि धरून ठेवा.
• साइडबँड सिग्नलवरून इन्फोफ्रेम पाठवणे पुन्हा सुरू करण्यासाठी रिलीज करा.
user_led[0] RX HDMI PLL लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
 user_led[1] RX HDMI कोर लॉक स्थिती
• 0: किमान 1 चॅनल अनलॉक केले
• 1: सर्व 3 चॅनेल लॉक केले
user_led[2] RX HDCP1x IP डिक्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
 user_led[3] RX HDCP2x IP डिक्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
 user_led[4] TX HDMI PLL लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
 user_led[5] TX ट्रान्सीव्हर PLL लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
 user_led[6] TX HDCP1x IP एन्क्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
 user_led[7] TX HDCP2x IP एन्क्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय

तक्ता 58. पुश बटण आणि एलईडी इंडिकेटर (सपोर्ट एफआरएल = 1)

पुश बटण/एलईडी कार्ये
cpu_resetn सिस्टम रीसेट करण्यासाठी एकदा दाबा.
user_dipsw पासथ्रू मोड टॉगल करण्यासाठी वापरकर्ता-परिभाषित DIP स्विच.
• बंद (डिफॉल्ट स्थिती) = पासथ्रू
FPGA वरील HDMI RX ला बाह्य सिंकमधून EDID मिळते आणि ते ज्या बाह्य स्रोताशी जोडलेले आहे त्याला सादर करते.
• चालू = तुम्ही Nios II टर्मिनलवरून RX कमाल FRL दर नियंत्रित करू शकता. कमांड कमाल FRL दर मूल्य हाताळून RX EDID सुधारित करते.
पहा वेगवेगळ्या FRL दरांमध्ये डिझाइन चालवणे भिन्न FRL दर सेट करण्याबद्दल अधिक माहितीसाठी पृष्ठ 33 वर.
चालू ठेवले…
पुश बटण/एलईडी कार्ये
user_pb[0] मानक HDMI स्त्रोतावर HPD सिग्नल टॉगल करण्यासाठी एकदा दाबा.
user_pb[1] राखीव.
user_pb[2] Bitec HDMI 2.1 FMC कन्या कार्डच्या TX शी जोडलेल्या सिंकमधून SCDC रजिस्टर्स वाचण्यासाठी एकदा दाबा.
टीप: वाचन सक्षम करण्यासाठी, तुम्ही सॉफ्टवेअरमध्ये DEBUG_MODE 1 वर सेट करणे आवश्यक आहे.
user_led_g[0] RX FRL घड्याळ PLL लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
user_led_g[1] RX HDMI व्हिडिओ लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
user_led_g[2] RX HDCP1x IP डिक्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
user_led_g[3] RX HDCP2x IP डिक्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
user_led_g[4] TX FRL घड्याळ PLL लॉक स्थिती.
• 0: अनलॉक
• 1: लॉक केलेले
user_led_g[5] TX HDMI व्हिडिओ लॉक स्थिती.
• 0 = अनलॉक केलेले
• 1 = लॉक केलेले
user_led_g[6] TX HDCP1x IP एन्क्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय
user_led_g[7] TX HDCP2x IP एन्क्रिप्शन स्थिती.
• 0: निष्क्रिय
• 1: सक्रिय

४.४. एफपीजीए डिझाइनमध्ये एम्बेड केलेल्या एनक्रिप्शन कीचे संरक्षण
अनेक FPGA डिझाईन्स एन्क्रिप्शन लागू करतात आणि FPGA बिटस्ट्रीममध्ये गुप्त की एम्बेड करण्याची आवश्यकता असते. नवीन उपकरण कुटुंबांमध्ये, जसे की Intel Stratix 10 आणि Intel Agilex, एक सुरक्षित डिव्हाइस व्यवस्थापक ब्लॉक आहे जो या गुप्त की सुरक्षितपणे व्यवस्थापित आणि व्यवस्थापित करू शकतो. जेथे ही वैशिष्ट्ये अस्तित्वात नाहीत, तुम्ही FPGA बिटस्ट्रीमची सामग्री, कोणत्याही एम्बेडेड गुप्त वापरकर्ता कीसह, एन्क्रिप्शनसह सुरक्षित करू शकता.
वापरकर्ता की आपल्या डिझाइन वातावरणात सुरक्षित ठेवल्या पाहिजेत आणि स्वयंचलित सुरक्षित प्रक्रिया वापरून डिझाइनमध्ये आदर्शपणे जोडल्या पाहिजेत. इंटेल क्वार्टस प्राइम टूल्ससह तुम्ही अशी प्रक्रिया कशी अंमलात आणू शकता हे पुढील चरण दर्शविते.

  1. असुरक्षित वातावरणात इंटेल क्वार्टस प्राइममध्ये एचडीएल विकसित आणि ऑप्टिमाइझ करा.
  2. डिझाईनला सुरक्षित वातावरणात स्थानांतरित करा आणि गुप्त की अपडेट करण्यासाठी स्वयंचलित प्रक्रिया लागू करा. ऑन-चिप मेमरी की मूल्य एम्बेड करते. जेव्हा की अद्यतनित केली जाते, तेव्हा मेमरी आरंभ file (.mif) बदलू शकतो आणि “quartus_cdb –update_mif” असेंबलर फ्लो HDCP संरक्षण की री-कंपाइल न करता बदलू शकतो. ही पायरी अतिशय जलद चालते आणि मूळ वेळ जपते.
  3. इंटेल क्वार्टस प्राइम बिटस्ट्रीम नंतर एनक्रिप्टेड बिटस्ट्रीम अंतिम चाचणी आणि तैनातीसाठी गैर-सुरक्षित वातावरणात स्थानांतरित करण्यापूर्वी FPGA की सह कूटबद्ध करते.

FPGA मधून गुप्त की पुनर्प्राप्त करू शकणारे सर्व डीबग प्रवेश अक्षम करण्याची शिफारस केली जाते. तुम्ही J अक्षम करून डीबग क्षमता पूर्णपणे अक्षम करू शकताTAG पोर्ट, किंवा निवडकपणे अक्षम करा आणि पुन्हा कराview की इन-सिस्टम मेमरी एडिटर किंवा सिग्नल टॅप सारखी कोणतीही डीबग वैशिष्ट्ये की पुनर्प्राप्त करू शकत नाहीत. AN 556 चा संदर्भ घ्या: FPGA बिटस्ट्रीम एनक्रिप्ट कसे करावे आणि J अक्षम करणे यासारखे सुरक्षा पर्याय कॉन्फिगर कसे करावे यावरील विशिष्ट चरणांसह FPGA सुरक्षा वैशिष्ट्ये वापरण्याबद्दल अधिक माहितीसाठी Intel FPGAs मधील डिझाइन सुरक्षा वैशिष्ट्ये वापरणे.TAG प्रवेश

टीप:
तुम्ही MIF स्टोरेजमधील गुप्त कीच्या दुसऱ्या कीसह अस्पष्टता किंवा एन्क्रिप्शनची अतिरिक्त पायरी विचारात घेऊ शकता.
संबंधित माहिती
AN 556: Intel FPGAs मध्ये डिझाइन सुरक्षा वैशिष्ट्ये वापरणे

४.५. सुरक्षा विचार
HDCP वैशिष्ट्य वापरताना, खालील सुरक्षा बाबी लक्षात घ्या.

  • रिपीटर सिस्टीम डिझाइन करताना, आपण प्राप्त झालेल्या व्हिडिओला खालील परिस्थितींमध्ये TX IP प्रविष्ट करण्यापासून अवरोधित करणे आवश्यक आहे:
    — जर प्राप्त झालेला व्हिडिओ HDCP-एनक्रिप्ट केलेला असेल (म्हणजे RX IP वरून एन्क्रिप्शन स्थिती hdcp1_enabled किंवा hdcp2_enabled असेल) आणि प्रसारित केलेला व्हिडिओ HDCP-एनक्रिप्ट केलेला नसेल (म्हणजे एन्क्रिप्शन स्थिती hdcp1_enabled किंवा hdcp2_enabled असेल तर TX वरून IPsert नाही).
    — जर प्राप्त झालेला व्हिडिओ HDCP TYPE 1 असेल (म्हणजे RX IP वरून streamid_type असा दावा केला गेला असेल) आणि प्रसारित केलेला व्हिडिओ HDCP 1.4 एनक्रिप्टेड असेल (म्हणजे TX IP वरून कूटबद्धीकरण स्थिती hdcp1_enabled असा दावा केला आहे)
  • तुम्ही तुमच्या HDCP उत्पादन की आणि कोणत्याही वापरकर्ता कूटबद्धीकरण की ची गोपनीयता आणि अखंडता राखली पाहिजे.
  • इंटेल तुम्हाला कोणतेही इंटेल क्वार्टस प्राइम प्रकल्प आणि डिझाइन स्त्रोत विकसित करण्याची जोरदार शिफारस करते files ज्यात की संरक्षित करण्यासाठी सुरक्षित गणना वातावरणात एनक्रिप्शन की असतात.
  • इंटेल तुम्हाला FPGA मधील डिझाइन सुरक्षा वैशिष्ट्ये वापरण्याची जोरदार शिफारस करते, ज्यामध्ये कोणत्याही एम्बेडेड एन्क्रिप्शन की समाविष्ट आहेत, अनधिकृत कॉपी, रिव्हर्स इंजिनीअरिंग आणि टी.ampएरिंग

संबंधित माहिती
AN 556: Intel FPGAs मध्ये डिझाइन सुरक्षा वैशिष्ट्ये वापरणे

४.६. डीबग मार्गदर्शक तत्त्वे
हा विभाग उपयुक्त HDCP स्थिती सिग्नल आणि सॉफ्टवेअर पॅरामीटर्सचे वर्णन करतो जे डीबगिंगसाठी वापरले जाऊ शकतात. यामध्ये डिझाइन एक्स चालवण्याबद्दल वारंवार विचारले जाणारे प्रश्न (FAQ) देखील समाविष्ट आहेतampले

४.६.१. HDCP स्थिती सिग्नल
असे अनेक सिग्नल आहेत जे HDCP IP कोरची कार्य स्थिती ओळखण्यासाठी उपयुक्त आहेत. हे सिग्नल डिझाईन एक्स वर उपलब्ध आहेतample उच्च-स्तरीय आणि ऑनबोर्ड LEDs ला जोडलेले आहेत:

सिग्नलचे नाव कार्य
hdcp1_enabled_rx RX HDCP1x IP डिक्रिप्शन स्थिती 0: निष्क्रिय
1: सक्रिय
hdcp2_enabled_rx RX HDCP2x IP डिक्रिप्शन स्थिती 0: निष्क्रिय
1: सक्रिय
hdcp1_enabled_tx TX HDCP1x IP एन्क्रिप्शन स्थिती 0: निष्क्रिय
1: सक्रिय
hdcp2_enabled_tx TX HDCP2x IP एन्क्रिप्शन स्थिती 0: निष्क्रिय
1: सक्रिय

त्यांच्या संबंधित LED प्लेसमेंटसाठी पृष्ठ 57 वरील तक्ता 115 आणि पृष्ठ 58 वरील तक्ता 115 पहा.
या सिग्नल्सची सक्रिय स्थिती सूचित करते की HDCP IP प्रमाणीकृत आहे आणि एनक्रिप्टेड व्हिडिओ प्रवाह प्राप्त/पाठत आहे. प्रत्येक दिशेसाठी, फक्त HDCP1x किंवा HDCP2x
एनक्रिप्शन/डिक्रिप्शन स्थिती सिग्नल सक्रिय आहेत. उदाample, एकतर hdcp1_enabled_rx किंवा hdcp2_enabled_rx सक्रिय असल्यास, RX बाजूकडील HDCP सक्षम केले आहे आणि बाह्य व्हिडिओ स्त्रोतावरून कूटबद्ध व्हिडिओ प्रवाह डिक्रिप्ट करत आहे.

४.६.२. HDCP सॉफ्टवेअर पॅरामीटर्स सुधारित करणे
HDCP डीबगिंग प्रक्रिया सुलभ करण्यासाठी, तुम्ही hdcp.c मध्ये पॅरामीटर्स सुधारू शकता.
खालील सारणी कॉन्फिगर करण्यायोग्य पॅरामीटर्स आणि त्यांच्या कार्यांची सूची सारांशित करते.

पॅरामीटर कार्य
SUPPORT_HDCP1X TX बाजूला HDCP 1.4 सक्षम करा
SUPPORT_HDCP2X TX बाजूला HDCP 2.3 सक्षम करा
DEBUG_MODE_HDCP TX HDCP साठी डीबग संदेश सक्षम करा
REPEATER_MODE HDCP डिझाइन उदा साठी रिपीटर मोड सक्षम कराample

पॅरामीटर्स सुधारण्यासाठी, मूल्ये hdcp.c मधील इच्छित मूल्यांमध्ये बदला. संकलन सुरू करण्यापूर्वी, build_sw_hdcp.sh मध्ये खालील बदल करा:

  1. सुधारित सॉफ्टवेअर टाळण्यासाठी खालील ओळ शोधा आणि त्यावर टिप्पणी द्या file मूळ द्वारे बदलले जात आहे fileइंटेल क्वार्टस प्राइम सॉफ्टवेअर इंस्टॉलेशन मार्गावरून एस.
    इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - शीर्ष घटक 3
  2.  अपडेट केलेले सॉफ्टवेअर संकलित करण्यासाठी “./build_sw_hdcp.sh” चालवा.
  3. व्युत्पन्न .elf file दोन पद्धतींद्वारे डिझाइनमध्ये समाविष्ट केले जाऊ शकते:
    a “nios2-download -g चालवा file नाव>". योग्य कार्यक्षमता सुनिश्चित करण्यासाठी डाउनलोडिंग प्रक्रिया पूर्ण झाल्यानंतर सिस्टम रीसेट करा.
    b मेमरी इनिशिएलायझेशन अपडेट करण्यासाठी “quartus_cdb –-update_mif” चालवा files नवीन .sof व्युत्पन्न करण्यासाठी असेंबलर चालवा file ज्यामध्ये अद्ययावत सॉफ्टवेअरचा समावेश आहे.

४.६.३. वारंवार विचारले जाणारे प्रश्न (FAQ)
तक्ता 59. अपयशाची लक्षणे आणि मार्गदर्शक तत्त्वे

क्रमांक अपयशाचे लक्षण मार्गदर्शक तत्त्व
1. RX एनक्रिप्टेड व्हिडिओ प्राप्त करत आहे, परंतु TX निळ्या किंवा काळ्या रंगात स्थिर व्हिडिओ पाठवत आहे. हे बाह्य सिंकसह अयशस्वी TX प्रमाणीकरणामुळे आहे. एचडीसीपी-सक्षम रिपीटरने अपस्ट्रीममधून येणारा व्हिडिओ एनक्रिप्ट केलेला असल्यास विडिओ अनएनक्रिप्टेड फॉरमॅटमध्ये प्रसारित करू नये. हे साध्य करण्यासाठी, जेव्हा TX HDCP एन्क्रिप्शन स्टेटस सिग्नल निष्क्रिय असतो तेव्हा RX HDCP डिक्रिप्शन स्टेटस सिग्नल सक्रिय असताना निळ्या किंवा काळ्या रंगातील स्थिर व्हिडिओ आउटगोइंग व्हिडिओची जागा घेतो.
अचूक मार्गदर्शक तत्त्वांसाठी, पहा सुरक्षा विचार पृष्ठ 117 वर. तथापि, एचडीसीपी डिझाइन सक्षम करताना हे वर्तन डीबगिंग प्रक्रियेस प्रतिबंध करू शकते. खाली डिझाइन एक्स मध्ये व्हिडिओ ब्लॉकिंग अक्षम करण्याची पद्धत आहेampले:
1. डिझाईन एक्सच्या वरच्या स्तरावर खालील पोर्ट कनेक्शन शोधाampले हे पोर्ट hdmi_tx_top मॉड्यूलचे आहे.
2. खालील ओळीत पोर्ट कनेक्शन सुधारित करा:
2. TX HDCP एन्क्रिप्शन स्थिती सिग्नल सक्रिय आहे परंतु डाउनस्ट्रीम सिंकवर बर्फाचे चित्र प्रदर्शित केले आहे. हे डाउनस्ट्रीम सिंक आउटगोइंग एनक्रिप्टेड व्हिडिओ योग्यरित्या डिक्रिप्ट करत नसल्यामुळे आहे.
तुम्ही TX HDCP IP ला जागतिक स्थिरांक (LC128) प्रदान केल्याची खात्री करा. मूल्य उत्पादन मूल्य आणि योग्य असणे आवश्यक आहे.
3. TX HDCP एन्क्रिप्शन स्थिती सिग्नल अस्थिर किंवा नेहमी निष्क्रिय आहे. हे डाउनस्ट्रीम सिंकसह अयशस्वी TX प्रमाणीकरणामुळे आहे. डीबगिंग प्रक्रिया सुलभ करण्यासाठी, तुम्ही सक्षम करू शकता DEBUG_MODE_HDCP hdcp.c मध्ये पॅरामीटर पहा HDCP सॉफ्टवेअर पॅरामीटर्स सुधारित करणे मार्गदर्शक तत्त्वांवर पृष्ठ 118 वर. खालील 3a-3c अयशस्वी TX प्रमाणीकरणाची संभाव्य कारणे असू शकतात.
3अ. सॉफ्टवेअर डीबग लॉग हा संदेश छापत राहतो “HDCP 1.4 डाउनस्ट्रीम (Rx) द्वारे समर्थित नाही”. संदेश सूचित करतो की डाउनस्ट्रीम सिंक HDCP 2.3 आणि HDCP 1.4 दोन्हीला समर्थन देत नाही.
डाउनस्ट्रीम सिंक HDCP 2.3 किंवा HDCP 1.4 ला समर्थन देत असल्याची खात्री करा.
3 ब. TX प्रमाणीकरण अर्धवट अयशस्वी. हे TX प्रमाणीकरणाच्या कोणत्याही भागामुळे आहे जसे की स्वाक्षरी पडताळणी, स्थानिकता तपासणी इ. अयशस्वी होऊ शकते. डाउनस्ट्रीम सिंक उत्पादन की वापरत आहे परंतु फॅसिमाईल की नाही याची खात्री करा.
3क. सॉफ्टवेअर डीबग लॉग "पुनर्प्रमाणीकरण" मुद्रित करत राहतो हा संदेश सूचित करतो की डाउनस्ट्रीम सिंकने पुन्हा-प्रमाणीकरणाची विनंती केली आहे कारण प्राप्त व्हिडिओ योग्यरित्या डिक्रिप्ट केलेला नाही. तुम्ही TX HDCP IP ला जागतिक स्थिरांक (LC128) प्रदान केल्याची खात्री करा. मूल्य उत्पादन मूल्य असणे आवश्यक आहे आणि मूल्य योग्य आहे.
चालू ठेवले…
क्रमांक अपयशाचे लक्षण मार्गदर्शक तत्त्व
आवश्यक आहे” HDCP प्रमाणीकरण पूर्ण झाल्यानंतर.
4. अपस्ट्रीम स्त्रोताने HDCP सक्षम केले असले तरीही RX HDCP डिक्रिप्शन स्थिती सिग्नल निष्क्रिय आहे. हे सूचित करते की RX HDCP IP ने प्रमाणीकृत स्थिती प्राप्त केलेली नाही. डीफॉल्टनुसार, द REPEATER_MODE डिझाईन उदा मध्ये पॅरामीटर सक्षम केले आहेampले जर द REPEATER_MODE सक्षम केले आहे, TX HDCP IP प्रमाणीकृत असल्याची खात्री करा.

जेव्हा द REPEATER_MODE पॅरामीटर सक्षम केले आहे, TX HDCP-सक्षम सिंकशी कनेक्ट केलेले असल्यास RX HDCP IP पुनरावर्तक म्हणून प्रमाणीकरण करण्याचा प्रयत्न करतो. डाउनस्ट्रीम सिंकसह प्रमाणीकरण पूर्ण करण्यासाठी आणि RECEIVERID_LIST RX HDCP IP ला पास करण्यासाठी TX HDCP IP ची वाट पाहत असताना प्रमाणीकरण अर्धवट थांबते. HDCP स्पेसिफिकेशनमध्ये परिभाषित केल्यानुसार टाइमआउट 2 सेकंद आहे. या कालावधीत TX HDCP IP प्रमाणीकरण पूर्ण करण्यात अक्षम असल्यास, अपस्ट्रीम स्रोत प्रमाणीकरणास अयशस्वी मानतो आणि HDCP स्पेसिफिकेशनमध्ये निर्दिष्ट केल्यानुसार पुन्हा-प्रमाणीकरण सुरू करतो.
टीप: • पहा HDCP सॉफ्टवेअर पॅरामीटर्स सुधारित करणे अक्षम करण्याच्या पद्धतीसाठी पृष्ठ 118 वर REPEATER_MODE डीबगिंग हेतूसाठी पॅरामीटर. अक्षम केल्यानंतर REPEATER_MODE पॅरामीटर, RX HDCP IP नेहमी एंडपॉइंट रिसीव्हर म्हणून प्रमाणीकरण करण्याचा प्रयत्न करतो. TX HDCP IP प्रमाणीकरण प्रक्रिया गेट करत नाही.
• जर REPEATER_MODE पॅरामीटर सक्षम केलेले नाही, HDCP IP ला प्रदान केलेली HDCP की उत्पादन मूल्य आणि मूल्य योग्य असल्याची खात्री करा.
5. RX HDCP डिक्रिप्शन स्थिती सिग्नल अस्थिर आहे. याचा अर्थ RX HDCP IP ने प्रमाणीकृत स्थिती प्राप्त झाल्यानंतर लगेच पुन्हा प्रमाणीकरणाची विनंती केली आहे. हे कदाचित इनकमिंग एनक्रिप्टेड व्हिडिओ RX HDCP IP द्वारे योग्यरित्या डिक्रिप्ट न केल्यामुळे आहे. RX HDCP IP कोरला प्रदान केलेले ग्लोबल स्थिरांक (LC128) उत्पादन मूल्य आहे आणि मूल्य योग्य आहे याची खात्री करा.

एचडीएमआय इंटेल एरिया 10 एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

या वापरकर्ता मार्गदर्शकाच्या नवीनतम आणि मागील आवृत्त्यांसाठी, HDMI Intel® Arria 10 FPGA IP Design Ex पहाampवापरकर्ता मार्गदर्शक. IP किंवा सॉफ्टवेअर आवृत्ती सूचीबद्ध नसल्यास, मागील IP किंवा सॉफ्टवेअर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.
IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरचे, आय.पी
कोरमध्ये नवीन आयपी आवृत्ती योजना आहे.

HDMI Intel Arria 10 FPGA IP Design Ex साठी पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
2022.12.27 22.4 19.7.1 डिझाइन एक्सच्या हार्डवेअर आणि सॉफ्टवेअर आवश्यकता विभागात HDMI कन्या कार्ड रिव्हिजन निवडण्यासाठी नवीन पॅरामीटर जोडलेample HDMI 2.0 (नॉन-एफआरएल मोड) साठी.
2022.07.29 22.2 19.7.0 • Nios II EDS च्या Windows* आवृत्तीमधून Cygwin घटक काढून टाकण्याची सूचना आणि Windows* वापरकर्त्यांसाठी WSL स्थापित करण्याची आवश्यकता.
• पुनरावृत्ती 4 ते 9 मधील कन्या कार्ड आवृत्ती अद्यतनित केली जेथे संपूर्ण दस्तऐवजात लागू होते.
2021.11.12 21.3 19.6.1 • नवीन की एनक्रिप्शन सॉफ्टवेअर युटिलिटी (KEYENC) चे वर्णन करण्यासाठी बाह्य फ्लॅश मेमरी किंवा EEPROM (सपोर्ट HDCP की मॅनेजमेंट = 1) मध्ये स्टोअर एन्क्रिप्टेड HDCP उत्पादन की उपविभाग अद्यतनित करा.
• खालील आकडे काढले:
— RX खाजगी की साठी फॅसिमाईल की R1 चा डेटा ॲरे
— एचडीसीपी उत्पादन की (प्लेसहोल्डर) च्या डेटा ॲरे
— एचडीसीपी प्रोटेक्शन कीचा डेटा ॲरे (पूर्वनिर्धारित की)
— HDCP संरक्षण की hdcp2x_tx_kmem.mif मध्ये सुरू केली
— HDCP संरक्षण की hdcp1x_rx_kmem.mif मध्ये सुरू केली
— HDCP संरक्षण की hdcp1x_tx_kmem.mif मध्ये सुरू केली
• DCP की वरून उपविभाग HDCP की मॅपिंग हलवले Fileएफपीजीएमध्ये प्लेन एचडीसीपी प्रोडक्शन की स्टोअर करण्यासाठी डीबग गाइडलाइन्सपासून (एचडीसीपी की मॅनेजमेंट = 0 चे समर्थन करा).
2021.09.15 21.1 19.6.0 ncsim चा संदर्भ काढून टाकला
2021.05.12 21.1 19.6.0 • आकृती 1 एचडीसीपी ओव्हर HDMI डिझाईन एक्ससाठी सपोर्ट एफआरएल = 1 किंवा सपोर्ट एचडीसीपी की मॅनेजमेंट = 29 जोडल्यासampले ब्लॉक डायग्राम.
• HDCP की मेमरीमध्ये पायऱ्या जोडल्या fileडिझाईन वॉकथ्रू मध्ये एस.
• जेव्हा SUPPORT FRL = 0 विभागामध्ये जोडले जाते तेव्हा आर्डवेअर सेटअप करा.
• डिझाइन व्युत्पन्न मध्ये समर्थन HDCP की व्यवस्थापन पॅरामीटर चालू करण्यासाठी चरण जोडले.
• बाह्य फ्लॅश मेमरी किंवा EEPROM (HDCP की व्यवस्थापन = 1 समर्थन) मध्ये नवीन उपविभाग स्टोअर एन्क्रिप्टेड HDCP उत्पादन की जोडल्या.
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
• टेबल पुश बटण आणि एलईडी इंडिकेटर पुश बटण आणि एलईडी इंडिकेटर (सपोर्ट एफआरएल = 0) असे पुनर्नामित केले.
• जोडलेले टेबल पुश बटण आणि एलईडी इंडिकेटर (सपोर्ट एफआरएल = 1).
• FPGA डिझाइनमध्ये एम्बेड केलेल्या एन्क्रिप्शन कीचे संरक्षण नवीन अध्याय जोडले.
• नवीन धडा डीबग मार्गदर्शक तत्त्वे आणि उपविभाग HDCP स्थिती सिग्नल, HDCP सॉफ्टवेअर पॅरामीटर बदलणे आणि वारंवार विचारले जाणारे प्रश्न जोडले.
2021.04.01 21.1 19.6.0 • केवळ RX किंवा TX-केवळ डिझाइनसाठी आवश्यक अद्ययावत आकृती घटक.
• अद्यतनित टेबल व्युत्पन्न RTL Files.
• अद्यतनित आकृती HDMI RX शीर्ष घटक.
• काढलेला विभाग HDMI RX टॉप लिंक प्रशिक्षण प्रक्रिया.
• भिन्न FRL दरांमध्ये डिझाइन चालवण्याच्या चरणांचे अद्यतन केले.
• अद्यतनित आकृती HDMI 2.1 डिझाइन उदाampले क्लॉकिंग योजना.
• अपडेटेड टेबल क्लॉकिंग स्कीम सिग्नल.
• ट्रान्सीव्हर आर्बिटर ते TX टॉपवर कनेक्शन जोडण्यासाठी HDMI RX-TX ब्लॉक आकृती अद्यतनित केली.
2020.09.28 20.3 19.5.0 • HDMI 2.1 डिझाइन माजीampFRL मोडमधील le HDMI Intel FPGA IP डिझाईन Ex मधील फक्त स्पीड ग्रेड –1 उपकरणांना समर्थन देतेampइंटेल एरिया 10 डिव्हाइसेस आणि एचडीएमआय 2.1 डिझाइन उदा. साठी क्विक स्टार्ट गाइडample (समर्थन FRL = 1) विभाग. डिझाइन सर्व स्पीड ग्रेडचे समर्थन करते.
• सर्व HDMI 2.1 डिझाइन वरून ls_clk माहिती काढून टाकली आहेampसंबंधित विभाग. ls_clk डोमेन यापुढे डिझाईन ex मध्ये वापरले जात नाहीampले
• HDMI 2.1 डिझाइन एक्ससाठी ब्लॉक आकृत्या अद्यतनित केल्या आहेतampHDMI 2.1 डिझाईन उदा मध्ये FRL मोडमध्येample (सपोर्ट FRL = 1), केवळ RX किंवा TX-केवळ डिझाईन डिझाइन घटक तयार करणे आणि क्लॉकिंग स्कीम विभाग.
• निर्देशिका अद्यतनित केल्या आणि व्युत्पन्न केल्या fileडिरेक्टरी स्ट्रक्चर विभागांमध्ये s यादी.
• असंबद्ध सिग्नल काढले, आणि खालील HDMI 2.1 डिझाइनचे वर्णन जोडले किंवा संपादित केलेampइंटरफेस सिग्नल विभागात le सिग्नल:
— sys_init
— txpll_frl_locked
— tx_os
— txphy_rcfg* सिग्नल
— tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• डिझाइन RTL पॅरामीटर्स विभागात खालील पॅरामीटर्स जोडले:
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- FPLL वापरा
— POLARITY_INVERSION
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
• HDMI 2.0 डिझाइन एक्ससाठी ब्लॉक आकृत्या अद्यतनित केल्या आहेतampएचडीएमआय 2.0 डिझाइन एक्स मधील इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरसाठी leample (सपोर्ट FRL = 0), केवळ RX-Only किंवा TX-Only Designs Design घटक आणि Clocking Scheme विभाग तयार करणे.
• घड्याळ अपडेट केले आणि डायनॅमिक रेंज अँड मास्टरिंग (HDR) इन्फोफ्रेम इन्सर्शन आणि फिल्टरिंग विभागात सिग्नलची नावे रीसेट करा.
• असंबद्ध सिग्नल काढले, आणि खालील HDMI 2.0 डिझाइनचे वर्णन जोडले किंवा संपादित केलेampइंटरफेस सिग्नल विभागात le सिग्नल:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— reset_xcvr_powerup
— nios_tx_i2c* सिग्नल
— hdmi_ti_i2c* सिग्नल
— tx_i2c_avalon* सिग्नल
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
— i2c_master* सिग्नल
— nios_tx_i2c* सिग्नल
— मापन_valid_pio_external_connectio n_export
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* सिग्नल
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— rx_pma_rcfg_mgmt* सिग्नल
• एक टीप जोडली आहे की सिम्युलेशन टेस्टबेंच सह डिझाइनसाठी समर्थित नाही I2C समाविष्ट करा पॅरामीटर सक्षम केले आणि सिम्युलेशन टेस्टबेंच विभागात सिम्युलेशन संदेश अपडेट केले.
• अपग्रेडिंग युअर डिझाइन विभाग अपडेट केला.
2020.04.13 20.1 19.4.0 • HDMI 2.1 डिझाइन माजीampFRL मोडमधील le HDMI Intel FPGA IP डिझाईन Ex मधील फक्त स्पीड ग्रेड –1 उपकरणांना समर्थन देतेampइंटेल एरिया 10 उपकरणांसाठी जलद प्रारंभ मार्गदर्शक आणि HDMI 2.1 डिझाइन एक्ससाठी तपशीलवार वर्णनample (समर्थन FRL = 1) विभाग.
• HDMI डिझाईन उदा HDCP वर हलविलेampएचडीएमआय इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शकाकडून इंटेल एरिया 10 डिव्हाइसेस विभागासाठी le.
• ऑडिओ समाविष्ट करण्यासाठी डिझाइन विभागाचे अनुकरण संपादित केलेample जनरेटर, साइडबँड डेटा जनरेटर आणि सहायक डेटा जनरेटर आणि यशस्वी सिम्युलेशन संदेश अद्यतनित केला.
• नमूद केलेली टीप काढून टाकली की सिम्युलेशन फक्त यासाठी उपलब्ध आहे FRL ला समर्थन द्या अक्षम डिझाइन नोट. साठी सिम्युलेशन आता उपलब्ध आहे FRL ला समर्थन द्या तसेच सक्षम डिझाइन.
• HDMI 2.1 डिझाइन एक्स साठी तपशीलवार वर्णनामध्ये वैशिष्ट्य वर्णन अद्यतनित केलेample (समर्थन FRL सक्षम) विभाग.
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
• HDMI 2.1 RX-TX डिझाइन ब्लॉक डायग्राम, डिझाइन घटक, आणि HDMI 2.1 डिझाइन एक्ससाठी केवळ RX-Only किंवा TX-Only डिझाईन विभाग तयार करणे यामधील ब्लॉक डायग्राम संपादित केलाampले नवीन घटक जोडले आणि यापुढे लागू नसलेले घटक काढले.
• Creating RX-Only किंवा TX-Only Designs विभागात main.c स्क्रिप्ट निर्देश संपादित केले.
• नवीन फोल्डर्स जोडण्यासाठी निर्देशिका संरचना विभाग अद्यतनित केले आणि files HDMI 2.0 आणि HDMI दोन्हीसाठी
2.1 डिझाइन माजीampलेस
• HDMI 2.1 डिझाइन माजी साठी हार्डवेअर आणि सॉफ्टवेअर आवश्यकता विभाग अद्यतनित केलाampले
• HDMI 2.1 डिझाइन एक्ससाठी डायनॅमिक रेंज अँड मास्टरिंग (HDR) इन्फोफ्रेम इन्सर्टेशन आणि फिल्टरिंग विभागात ब्लॉक आकृती आणि सिग्नलचे वर्णन अपडेट केले.ampले
• HDMI 2.1 डिझाईन एक्ससाठी, वेगवेगळ्या FRL दरांमध्ये डिझाईन चालवणे, नवीन विभाग जोडलाampलेस
• HDMI 2.1 डिझाइन एक्ससाठी क्लॉकिंग स्कीम विभागात ब्लॉक आकृती आणि सिग्नलचे वर्णन अपडेट केलेampले
• HDMI 2.1 डिझाइन एक्ससाठी हार्डवेअर सेटअप विभागात वापरकर्ता DIP स्विचबद्दल जोडलेले वर्णनampले
• HDMI 2.1 डिझाइन माजी साठी डिझाइन मर्यादा विभाग अद्यतनित केलाampले
• अपग्रेडिंग युअर डिझाइन विभाग अपडेट केला.
• HDMI 2.0 आणि HDMI 2.1 डिझाइन एक्स या दोन्हीसाठी सिम्युलेशन टेस्टबेंच विभाग अद्यतनित केलेampलेस
2020.01.16 19.4 19.3.0 • HDMI इंटेल FPGA IP डिझाइन उदा अद्यतनित केलेampनवीन जोडलेल्या HDMI 10 डिझाइन बद्दल माहितीसह इंटेल एरिया 2.1 डिव्हाइसेस विभागासाठी द्रुत प्रारंभ मार्गदर्शकampएफआरएल मोडसह le.
• HDMI 2.1 डिझाइन Ex साठी एक नवीन अध्याय, तपशीलवार वर्णन जोडलेample (सपोर्ट एफआरएल सक्षम) ज्यामध्ये नव्याने जोडलेल्या डिझाइनबद्दल सर्व संबंधित माहिती समाविष्ट आहेampले
• HDMI इंटेल FPGA IP डिझाईन माजी नाव बदललेample तपशीलवार वर्णन ते तपशीलवार वर्णन HDMI 2.0 डिझाइन उदाampचांगल्या स्पष्टतेसाठी le.
2019.10.31 18.1 18.1 • व्युत्पन्न जोडले filetx_control_src फोल्डरमध्ये s: ti_i2c.c आणि ti_i2c.h.
• हार्डवेअर आणि सॉफ्टवेअर आवश्यकता आणि डिझाईन विभागांचे संकलन आणि चाचणी मध्ये FMC कन्या कार्ड पुनरावृत्ती 11 साठी समर्थन जोडले.
• डिझाईन मर्यादा विभाग काढला. कमाल स्क्यू मर्यादांवरील वेळेच्या उल्लंघनाबाबतची मर्यादा आवृत्तीमध्ये सोडवली गेली
HDMI इंटेल FPGA IP चे 18.1.
• BITEC_DAUGHTER_CARD_REV, एक नवीन RTL पॅरामीटर जोडला आहे, जो तुम्हाला Bitec HDMI कन्या कार्डचे पुनरावृत्ती निवडण्यास सक्षम करेल.
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
• FMC कन्या कार्ड आवर्तने 2, 2, आणि 11 बद्दल माहिती समाविष्ट करण्यासाठी fmcb_dp_m6c_p आणि fmcb_dp_c4m_p सिग्नलसाठी वर्णन अद्यतनित केले.
• Bitec मुलगी कार्ड पुनरावृत्ती 11 साठी खालील नवीन सिग्नल जोडले:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ddress
— oc_i2c_master_ti_avalon_anti_slave_w संस्कार
— oc_i2c_master_ti_avalon_anti_slave_r eddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• तुमचे डिझाइन अपग्रेड करण्याबद्दल विभाग जोडला.
2017.11.06 17.1 17.1 • इंटेल रीब्रँडिंगनुसार HDMI आयपी कोरचे नाव बदलून HDMI इंटेल FPGA IP केले.
Qsys हा शब्द प्लॅटफॉर्म डिझायनरमध्ये बदलला.
• डायनॅमिक रेंज आणि मास्टरिंग इन्फोफ्रेम (HDR) इन्सर्टेशन आणि फिल्टरिंग वैशिष्ट्याबद्दल माहिती जोडली.
• निर्देशिका संरचना अद्यतनित:
- स्क्रिप्ट आणि सॉफ्टवेअर फोल्डर्स जोडले आणि files.
— अद्यतनित सामान्य आणि एचडीआर files.
— काढले atx files.
- वेगळे केले fileइंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन आणि इंटेल क्वार्टस प्राइम प्रो एडिशनसाठी एस.
• 10AX115S2F4I1SG म्हणून वापरलेले डिव्हाइस जोडण्यासाठी डिझाईन जनरेटिंग विभाग अपडेट केला.
• 50-100 MHz TMDS घड्याळ वारंवारता 2550-5000 Mbps साठी ट्रान्सीव्हर डेटा दर संपादित केला.
• RX-TX लिंक माहिती अपडेट केली जी तुम्ही बाह्य फिल्टरिंग अक्षम करण्यासाठी user_pb[2] बटण सोडू शकता.
• Nios II सॉफ्टवेअर फ्लो डायग्राम अपडेट केला आहे ज्यामध्ये I2C मास्टर आणि HDMI स्त्रोतासाठी नियंत्रणे समाविष्ट आहेत.
• बद्दल माहिती जोडली डिझाईन माजीample GUI पॅरामीटर्स.
• HDMI RX आणि TX शीर्ष डिझाइन पॅरामीटर्स जोडले.
• हे HDMI RX आणि TX शीर्ष-स्तरीय सिग्नल जोडले:
— mgmt_clk
- रीसेट करा
— i2c_clk
— hdmi_clk_in
— हे HDMI RX आणि TX उच्च-स्तरीय सिग्नल काढले:
• आवृत्ती
• i2c_clk
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
• इंटेल एरिया 10 FPGA डेव्हलपमेंट किट आणि Bitec HDMI 2.0 डॉटर कार्डसाठी ट्रान्सीव्हर ॲनालॉग सेटिंगची चाचणी केली जात असल्याची नोंद जोडली. तुम्ही तुमच्या बोर्डसाठी ॲनालॉग सेटिंग बदलू शकता.
• Intel Arria 10 PLL संदर्भ घड्याळासाठी PLL कॅस्केडिंग किंवा नॉन-डेडिकेटेड क्लॉक पाथचा गोंधळ टाळण्यासाठी वर्कअराउंडसाठी लिंक जोडली आहे.
• तुम्ही HDMI RX साठी CDR refclk म्हणून किंवा HDMI TX साठी TX PLL refclk म्हणून ट्रान्सीव्हर RX पिन वापरू शकत नाही अशी टीप जोडली.
• TX PMA आणि PCS बाँडिंग वापरणाऱ्या डिझाईन्ससाठी set_max_skew कंस्ट्रेंट कसे जोडायचे याबद्दल एक टीप जोडली.
2017.05.08 17.0 17.0 • इंटेल म्हणून पुनर्ब्रँड केलेले.
• भाग क्रमांक बदलला.
• निर्देशिका संरचना अद्यतनित:
— hdr जोडले files.
— qsys_vip_passthrough.qsys nios.qsys मध्ये बदलले.
- जोडले fileइंटेल क्वार्टस प्राइम प्रो एडिशनसाठी नियुक्त केले आहे.
• अद्यतनित केलेली माहिती की RX-TX लिंक ब्लॉक HDMI RX सहाय्यक डेटामधून उच्च डायनॅमिक रेंज (HDR) इन्फोफ्रेमवर बाह्य फिल्टरिंग देखील करतो आणि एक माजी समाविष्ट करतोampएव्हलॉन एसटी मल्टिप्लेक्सरद्वारे HDMI TX च्या सहाय्यक डेटासाठी HDR इन्फोफ्रेम.
• ट्रान्सीव्हर नेटिव्ह PHY वर्णनासाठी एक टीप जोडली आहे की HDMI TX इंटर-चॅनल स्क्यू आवश्यकता पूर्ण करण्यासाठी, तुम्हाला Arria 10 ट्रान्सीव्हर नेटिव्ह PHY पॅरामीटर एडिटरमध्ये TX चॅनेल बाँडिंग मोड पर्याय सेट करणे आवश्यक आहे पीएमए आणि पीसीएस बाँडिंग.
• OS आणि मोजमाप सिग्नलसाठी अपडेट केलेले वर्णन.
• षटकांमध्ये बदल केलेampTX FPLL डायरेक्ट क्लॉक स्कीमला सपोर्ट करण्यासाठी प्रत्येक TMDS क्लॉक फ्रिक्वेंसी रेंजवर वेगवेगळ्या ट्रान्सीव्हर डेटा रेटसाठी लिंग फॅक्टर.
• TX IOPLL ते TX FPLL कॅस्केड क्लॉकिंग स्कीम TX FPLL डायरेक्ट स्कीममध्ये बदलली.
• TX PMA रीकॉन्फिगरेशन सिग्नल जोडले.
• संपादित USER_LED[7] षटकेampलिंग स्थिती. 1 षटके सूचित करतेampled (एरिया 1,000 डिव्हाइसमध्ये डेटा दर < 10 एमबीपीएस).
• अद्यतनित HDMI डिझाइन उदाample समर्थित सिम्युलेटर सारणी. NCSim साठी VHDL समर्थित नाही.
• Arria 10 HDMI IP Core Design Ex च्या संग्रहित आवृत्तीसाठी लिंक जोडलीampवापरकर्ता मार्गदर्शक.
2016.10.31 16.1 16.1 प्रारंभिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - चिन्ह १ ऑनलाइन आवृत्ती
इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample - चिन्ह अभिप्राय पाठवा
ID: 683156
आवृत्ती: 2022.12.27

कागदपत्रे / संसाधने

इंटेल एचडीएमआय एरिया 10 एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक
HDMI Arria 10 FPGA IP डिझाइन उदाample, HDMI Arria, 10 FPGA IP Design Exampले, डिझाइन उदाample

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *