GPIO इंटेल FPGA IP वापरकर्ता मार्गदर्शक

GPIO Intel® FPGA IP कोर सामान्य उद्देश I/O (GPIO) वैशिष्ट्ये आणि घटकांना समर्थन देतो. ट्रान्ससीव्हर्स, मेमरी इंटरफेस किंवा LVDS साठी विशिष्ट नसलेल्या सामान्य अनुप्रयोगांमध्ये तुम्ही GPIO वापरू शकता.

GPIO IP कोर फक्त Intel Arria® 10 आणि Intel Cyclone® 10 GX उपकरणांसाठी उपलब्ध आहे. तुम्ही Stratix® V, Arria V, किंवा Cyclone V डिव्हाइसेसवरून डिझाईन्स स्थलांतरित करत असल्यास, तुम्ही ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR किंवा ALTIOBUF IP कोर स्थलांतरित करणे आवश्यक आहे.

संबंधित माहिती

पृष्ठ 22 वर Arria V, चक्रीवादळ V, आणि Stratix V उपकरणांसाठी IP स्थलांतर प्रवाह

इंटेल स्ट्रॅटिक्स 10 I/O अंमलबजावणी मार्गदर्शक
Intel Stratix 10 उपकरणांसाठी GPIOIP कोर वापरकर्ता मार्गदर्शक प्रदान करते.
इंटेल एफपीजीए आयपी कोरचा परिचय
सर्व इंटेल एफपीजीए आयपी कोर बद्दल सामान्य माहिती प्रदान करते, ज्यामध्ये पॅरामीटरायझिंग, जनरेटिंग, अपग्रेडिंग आणि आयपी कोर सिम्युलेटिंग समाविष्ट आहे.

आवृत्ती-स्वतंत्र IP आणि Qsys सिम्युलेशन स्क्रिप्ट तयार करणे
सिम्युलेशन स्क्रिप्ट तयार करा ज्यांना सॉफ्टवेअर किंवा IP आवृत्ती अपग्रेडसाठी मॅन्युअल अपडेटची आवश्यकता नाही.
प्रकल्प व्यवस्थापन सर्वोत्तम पद्धती
तुमचा प्रकल्प आणि IP च्या कार्यक्षम व्यवस्थापन आणि पोर्टेबिलिटीसाठी मार्गदर्शक तत्त्वे files.

GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक संग्रहण पृष्ठ 24 वर
GPIO IP कोरच्या मागील आवृत्त्यांसाठी वापरकर्ता मार्गदर्शकांची सूची प्रदान करते.
दुहेरी डेटा दर I/O (ALTDDIO_IN, ALTDIO_OUT, आणि ALTDIO_BIDIR) IP कोर वापरकर्ता मार्गदर्शक

I/O बफर (ALTIOBUF) IP कोर वापरकर्ता मार्गदर्शक

GPIO Intel FPGA IP साठी माहिती सोडा

इंटेल FPGA IP आवृत्त्या इंटेल क्वार्टस® प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्यांशी v19.1 पर्यंत जुळतात. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 मध्ये प्रारंभ करून, इंटेल FPGA IP मध्ये नवीन आवृत्ती योजना आहे.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

ISO 9001:2015 नोंदणीकृत

Intel FPGA IP आवृत्ती (XYZ) क्रमांक प्रत्येक इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्तीसह बदलू शकतो. यामध्ये बदल:

X हे IP चे मोठे पुनरावृत्ती सूचित करते. तुम्ही इंटेल क्वार्टस प्राइम सॉफ्टवेअर अपडेट केल्यास, तुम्ही आयपी पुन्हा निर्माण करणे आवश्यक आहे.

Y सूचित करते की IP मध्ये नवीन वैशिष्ट्ये समाविष्ट आहेत. या नवीन वैशिष्ट्यांचा समावेश करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
Z सूचित करते की IP मध्ये किरकोळ बदल समाविष्ट आहेत. हे बदल समाविष्ट करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.

तक्ता 1. GPIO इंटेल FPGA IP कोर वर्तमान प्रकाशन माहिती

आयटम	वर्णन
आयपी आवृत्ती	20.0.0
इंटेल क्वार्टस प्राइम आवृत्ती	21.2
प्रकाशन तारीख	2021.06.23

GPIO इंटेल FPGA IP वैशिष्ट्ये

GPIO IP कोरमध्ये डिव्हाइस I/O ब्लॉकला समर्थन देण्यासाठी वैशिष्ट्ये समाविष्ट आहेत. तुम्ही GPIO IP कोर कॉन्फिगर करण्यासाठी इंटेल क्वार्टस प्राइम पॅरामीटर एडिटर वापरू शकता.

GPIO IP कोर हे घटक पुरवतो:

डबल डेटा रेट इनपुट/आउटपुट (DDIO)—एक डिजिटल घटक जो संप्रेषण चॅनेलचा डेटा दर दुप्पट किंवा अर्धा करतो.

विलंब साखळी-विशिष्ट विलंब करण्यासाठी विलंब साखळी कॉन्फिगर करा आणि I/O टाइमिंग बंद करण्यात मदत करा.
I/O बफर—पॅड FPGA शी जोडा.

GPIO इंटेल FPGA IP डेटा पथ

आकृती 1. उच्च-स्तरीय View सिंगल-एंडेड GPIO चे

तक्ता 2. GPIO IP कोर डेटा पथ मोड

डेटा पथ	नोंदणी मोड
	बायपास	साधी नोंदणी	DDR I/O
	बायपास	साधी नोंदणी	पूर्ण-दर	अर्धा दर
इनपुट	सर्व दुहेरी डेटा दर I/Os (DDIOs) मागे टाकून डेटा विलंब घटकापासून कोरपर्यंत जातो.	पूर्ण-दर DDIO अर्ध्या दर DDIO ला बायपास करून, एक साधे रजिस्टर म्हणून कार्य करते. क्षेत्र आणि ट्रेड-ऑफच्या वेळेनुसार, I/O मध्ये रजिस्टर पॅक करायचे की कोरमध्ये रजिस्टर लागू करायचे हे फिटर निवडतो.	पूर्ण-दर DDIO अर्ध्या-दर DDIO ला बायपास करून, नियमित DDIO म्हणून कार्य करते.	पूर्ण-दर DDIO नियमित DDIO म्हणून काम करतो. अर्ध-दर DDIO पूर्ण-दर डेटा अर्ध-दर डेटामध्ये रूपांतरित करतात.
आउटपुट	सर्व DDIO ला मागे टाकून डेटा कोरपासून थेट विलंब घटकाकडे जातो.	पूर्ण-दर DDIO अर्ध्या दर DDIO ला बायपास करून, एक साधे रजिस्टर म्हणून कार्य करते. क्षेत्र आणि ट्रेड-ऑफच्या वेळेनुसार, I/O मध्ये रजिस्टर पॅक करायचे की कोरमध्ये रजिस्टर लागू करायचे हे फिटर निवडतो.	पूर्ण-दर DDIO अर्ध्या-दर DDIO ला बायपास करून, नियमित DDIO म्हणून कार्य करते.	पूर्ण-दर DDIO नियमित DDIO म्हणून काम करतो. अर्ध-दर DDIO पूर्ण-दर डेटा अर्ध-दर डेटामध्ये रूपांतरित करतात.
द्विदिशात्मक	आउटपुट बफर आउटपुट पिन आणि इनपुट बफर दोन्ही चालवितो.	पूर्ण-दर DDIO एक साधे रजिस्टर म्हणून कार्य करते. आउटपुट बफर आउटपुट पिन आणि इनपुट बफर दोन्ही चालवितो.	पूर्ण-दर DDIO नियमित DDIO म्हणून काम करतो. आउटपुट बफर आउटपुट पिन आणि इनपुट बफर दोन्ही चालवितो. इनपुट बफर तीन फ्लिप-फ्लॉपचा संच चालवतो.	पूर्ण-दर DDIO नियमित DDIO म्हणून काम करतो. अर्ध-दर DDIO पूर्ण-दर डेटा अर्ध-दरात रूपांतरित करतात. आउटपुट बफर आउटपुट पिन आणि इनपुट बफर दोन्ही चालवितो. इनपुट बफर तीन फ्लिप-फ्लॉपचा संच चालवतो.

तुम्ही असिंक्रोनस क्लिअर आणि प्रीसेट सिग्नल वापरत असल्यास, सर्व DDIO हे समान सिग्नल शेअर करतात.

अर्ध-दर आणि पूर्ण-दर DDIO वेगळ्या घड्याळांना जोडतात. जेव्हा तुम्ही अर्ध-दर आणि पूर्ण-दर DDIO वापरता, तेव्हा पूर्ण-दर घड्याळ अर्ध्या-दर वारंवारताच्या दुप्पट चालले पाहिजे. वेळेची आवश्यकता पूर्ण करण्यासाठी तुम्ही भिन्न फेज संबंध वापरू शकता.

संबंधित माहिती
पृष्ठ 12 वर इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

इनपुट पथ

पॅड इनपुट बफरला डेटा पाठवतो आणि इनपुट बफर विलंब घटक फीड करतो. डेटा विलंब घटकाच्या आउटपुटवर गेल्यानंतर, प्रोग्राम करण्यायोग्य बायपास मल्टीप्लेक्स वापरण्यासाठी वैशिष्ट्ये आणि मार्ग निवडतात. प्रत्येक इनपुट पथमध्ये दोन एस असतातtagडीडीआयओचे es, जे पूर्ण-दर आणि अर्ध-दर आहेत.

आकृती 2. सरलीकृत View सिंगल-एंडेड GPIO इनपुट पथचा

पॅड डेटा प्राप्त करतो.
DDIO IN (1) ck_fr च्या वाढत्या आणि घसरणाऱ्या कडांवर डेटा कॅप्चर करते आणि डेटा, सिग्नल (A) आणि (B) खालील वेव्हफॉर्म आकृतीमध्ये, सिंगल डेटा दराने पाठवते.
DDIO IN (2) आणि DDIO IN (3) डेटा दर अर्धा करतात.
dout[3:0] हा डेटा हाफ-रेट बस म्हणून सादर करतो.

आकृती 3. अर्ध-दर रूपांतरणासह डीडीआयओ मोडमध्ये इनपुट पाथ वेव्हफॉर्म

या आकृतीमध्ये, डेटा दुहेरी डेटा दराने पूर्ण-दर घड्याळापासून एकल डेटा दराने अर्ध-दर घड्याळावर जातो. डेटा रेट चार ने भागला जातो आणि बसचा आकार त्याच गुणोत्तराने वाढवला जातो. GPIO IP कोर द्वारे एकूण थ्रूपुट अपरिवर्तित राहते.

तुम्ही पूर्ण-दर आणि अर्ध-दर घड्याळांसाठी निवडलेल्या विशिष्ट डिझाइन, विलंब आणि टप्प्यांवर अवलंबून भिन्न सिग्नलमधील वास्तविक वेळ संबंध बदलू शकतात.

टीप: GPIO IP कोर द्विदिशात्मक पिनच्या डायनॅमिक कॅलिब्रेशनला समर्थन देत नाही. द्विदिशात्मक पिनचे डायनॅमिक कॅलिब्रेशन आवश्यक असलेल्या अनुप्रयोगांसाठी, संबंधित माहिती पहा.

संबंधित माहिती

समांतर इंटरफेससाठी PHY लाइट इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शक: Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX डिव्हाइसेस
द्विदिशात्मक पिनसाठी डायनॅमिक OCT आवश्यक असलेल्या अनुप्रयोगांसाठी अधिक माहिती प्रदान करते.
आउटपुट आणि आउटपुट पृष्ठ 7 वर पथ सक्षम करा

आउटपुट आणि आउटपुट सक्षम पथ

आउटपुट विलंब घटक आउटपुट बफरद्वारे पॅडवर डेटा पाठवतो.

प्रत्येक आउटपुट मार्गामध्ये दोन एस असतातtagडीडीआयओचे es, जे अर्धे दर आणि पूर्ण-दर आहेत.

आकृती 4. सरलीकृत View सिंगल-एंडेड GPIO आउटपुट पथ

आकृती 5. अर्ध-दर रूपांतरणासह DDIO मोडमध्ये आउटपुट पाथ वेव्हफॉर्म

आकृती 6. सरलीकृत View च्या आउटपुट सक्षम पथ

आउटपुट पाथ आणि आउटपुट सक्षम (OE) पथ मधील फरक हा आहे की OE पथमध्ये पूर्ण-दर DDIO नाही. OE मार्गामध्ये पॅक-रजिस्टर अंमलबजावणीला समर्थन देण्यासाठी, एक साधी नोंदणी पूर्ण-दर DDIO म्हणून कार्य करते. त्याच कारणास्तव, फक्त एक अर्धा दर DDIO उपस्थित आहे.

OE मार्ग खालील तीन मूलभूत मोडमध्ये कार्य करतो:

बायपास—कोअर सर्व डीडीआयओला मागे टाकून थेट विलंब घटकाकडे डेटा पाठवतो.
पॅक केलेले रजिस्टर- अर्ध-दर DDIO ला बायपास करते.

अर्ध-दराने SDR आउटपुट—अर्ध-दर DDIO डेटा पूर्ण-दरावरून अर्ध-दरात रूपांतरित करतात.

संबंधित माहिती

समांतर इंटरफेससाठी PHY लाइट इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शक: Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX डिव्हाइसेस
द्विदिशात्मक पिनसाठी डायनॅमिक OCT आवश्यक असलेल्या अनुप्रयोगांसाठी अधिक माहिती प्रदान करते.
पृष्ठ 5 वर इनपुट पथ

GPIO इंटेल FPGA IP इंटरफेस सिग्नल

तुम्ही निर्दिष्ट केलेल्या पॅरामीटर सेटिंग्जवर अवलंबून, GPIO IP कोरसाठी भिन्न इंटरफेस सिग्नल उपलब्ध आहेत.

आकृती 7. GPIO IP कोर इंटरफेस

आकृती 8. GPIO इंटरफेस सिग्नल

तक्ता 3. पॅड इंटरफेस सिग्नल

पॅड इंटरफेस हे GPIO IP कोर पासून पॅडशी भौतिक कनेक्शन आहे. हा इंटरफेस आयपी कोर कॉन्फिगरेशनवर अवलंबून इनपुट, आउटपुट किंवा द्विदिशात्मक इंटरफेस असू शकतो. या सारणीमध्ये, SIZE ही IP कोर पॅरामीटर एडिटरमध्ये निर्दिष्ट केलेली डेटा रुंदी आहे.

सिग्नलचे नाव	दिशा	वर्णन
pad_in[SIZE-1:0]	इनपुट	पॅडमधून इनपुट सिग्नल.
pad_in_b[SIZE-1:0]	इनपुट	पॅडमधून विभेदक इनपुट सिग्नलचा नकारात्मक नोड. तुम्ही चालू केल्यास हे पोर्ट उपलब्ध आहे विभेदक बफर वापरा पर्याय
pad_out[SIZE-1:0]	आउटपुट	पॅडला आउटपुट सिग्नल.
pad_out_b[SIZE-1:0]	आउटपुट	पॅडवर विभेदक आउटपुट सिग्नलचा नकारात्मक नोड. तुम्ही चालू केल्यास हे पोर्ट उपलब्ध आहे विभेदक बफर वापरा पर्याय
pad_io[SIZE-1:0]	द्विदिशात्मक	पॅडसह द्विदिश सिग्नल कनेक्शन.
pad_io_b[SIZE-1:0]	द्विदिशात्मक	पॅडसह विभेदक द्विदिश सिग्नल कनेक्शनचे नकारात्मक नोड. तुम्ही चालू केल्यास हे पोर्ट उपलब्ध आहे विभेदक बफर वापरा पर्याय

तक्ता 4. डेटा इंटरफेस सिग्नल

डेटा इंटरफेस हा GPIO IP कोर पासून FPGA कोर पर्यंतचा इनपुट किंवा आउटपुट इंटरफेस आहे. या सारणीमध्ये, SIZE ही IP कोर पॅरामीटर एडिटरमध्ये निर्दिष्ट केलेली डेटा रुंदी आहे.

सिग्नलचे नाव	दिशा	वर्णन
दिन[DATA_SIZE-1:0]	इनपुट	आउटपुट किंवा द्विदिशात्मक मोडमध्ये FPGA कोरमधून डेटा इनपुट. DATA_SIZE नोंदणी मोडवर अवलंबून आहे: बायपास किंवा साधे रजिस्टर—DATA_SIZE = SIZE अर्ध-दर तर्कविरहित DDIO—DATA_SIZE = 2 × SIZE अर्ध-दर तर्कासह DDIO—DATA_SIZE = 4 × SIZE
डाउट[DATA_SIZE-1:0]	आउटपुट	इनपुट किंवा द्विदिशात्मक मोडमध्ये FPGA कोरमध्ये डेटा आउटपुट, DATA_SIZE नोंदणी मोडवर अवलंबून आहे: बायपास किंवा साधे रजिस्टर—DATA_SIZE = SIZE अर्ध-दर तर्कविरहित DDIO—DATA_SIZE = 2 × SIZE अर्ध-दर तर्कासह DDIO—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	इनपुट	सह आउटपुट मोडमध्ये FPGA कोर मधील OE इनपुट आउटपुट सक्षम पोर्ट सक्षम करा चालू, किंवा द्विदिशात्मक मोड. OE सक्रिय उच्च आहे. डेटा प्रसारित करताना, हा सिग्नल 1 वर सेट करा. डेटा प्राप्त करताना, हा सिग्नल 0 वर सेट करा. OE_SIZE नोंदणी मोडवर अवलंबून आहे: बायपास किंवा साधे रजिस्टर—DATA_SIZE = SIZE अर्ध-दर तर्काशिवाय DDIO—DATA_SIZE = SIZE अर्ध-दर तर्कासह DDIO—DATA_SIZE = 2 × SIZE

तक्ता 5. घड्याळ इंटरफेस सिग्नल

क्लॉक इंटरफेस एक इनपुट क्लॉक इंटरफेस आहे. त्यात कॉन्फिगरेशनवर अवलंबून भिन्न सिग्नल असतात. GPIO IP कोरमध्ये शून्य, एक, दोन किंवा चार घड्याळ इनपुट असू शकतात. घड्याळ सिग्नलद्वारे केलेले वास्तविक कार्य प्रतिबिंबित करण्यासाठी वेगवेगळ्या कॉन्फिगरेशनमध्ये क्लॉक पोर्ट वेगळ्या प्रकारे दिसतात.

सिग्नलचे नाव	दिशा	वर्णन
ck	इनपुट	इनपुट आणि आउटपुट मार्गांमध्ये, हे घड्याळ पॅक केलेले रजिस्टर किंवा डीडीआयओ फीड करते जर तुम्ही बंद केले तर अर्धा दर तर्क पॅरामीटर द्विदिशात्मक मोडमध्ये, हे घड्याळ इनपुट आणि आउटपुट पथांसाठी अनन्य घड्याळ आहे जर तुम्ही बंद केले तर स्वतंत्र इनपुट/आउटपुट घड्याळे पॅरामीटर
ck_fr	इनपुट	इनपुट आणि आउटपुट मार्गांमध्ये, ही घड्याळे पूर्ण-दर आणि अर्ध-दर DDIOs फीड करतात जर तुम्ही चालू केले तर अर्धा दर तर्क पॅरामीटर द्विदिशात्मक मोडमध्ये, तुम्ही बंद केल्यास इनपुट आणि आउटपुट पथ ही घड्याळे वापरतात स्वतंत्र इनपुट/आउटपुट घड्याळे पॅरामीटर
ck_hr	इनपुट
ck_in	इनपुट	द्विदिशात्मक मोडमध्ये, तुम्ही या दोन्ही सेटिंग्ज निर्दिष्ट केल्यास ही घड्याळे इनपुट आणि आउटपुट मार्गांमध्ये पॅक केलेले रजिस्टर किंवा DDIO फीड करतात: बंद करा अर्धा दर तर्क पॅरामीटर चालू करा स्वतंत्र इनपुट/आउटपुट घड्याळे पॅरामीटर
ck_out	इनपुट
ck_fr_in	इनपुट	द्विदिशात्मक मोडमध्ये, तुम्ही या दोन्ही सेटिंग्ज निर्दिष्ट केल्यास ही घड्याळे इनपुट आणि आउटपुट मार्गांमध्ये पूर्ण-दर आणि अर्ध-दर DDIOS फीड करतात. चालू करा अर्धा दर तर्क पॅरामीटर चालू करा स्वतंत्र इनपुट/आउटपुट घड्याळे पॅरामीटर उदाample, ck_fr_out आउटपुट मार्गामध्ये पूर्ण-दर DDIO फीड करते.
ck_fr_out
ck_hr_in
ck_hr_out
केके	इनपुट	घड्याळ सक्षम.

तक्ता 6. टर्मिनेशन इंटरफेस सिग्नल

टर्मिनेशन इंटरफेस GPIO IP कोरला I/O बफरशी जोडतो.

सिग्नलचे नाव	दिशा	वर्णन
मालिका समाप्ती नियंत्रण	इनपुट	टर्मिनेशन कंट्रोल ब्लॉक (OCT) मधून बफरला इनपुट. हे बफर मालिका प्रतिबाधा मूल्य सेट करते.
समांतर नियंत्रण नियंत्रण	इनपुट	टर्मिनेशन कंट्रोल ब्लॉक (OCT) मधून बफरला इनपुट. हे बफर समांतर प्रतिबाधा मूल्य सेट करते.

तक्ता 7. इंटरफेस सिग्नल रीसेट करा

रीसेट इंटरफेस GPIO IP कोरला DDIO ला जोडतो.

सिग्नलचे नाव	दिशा	वर्णन
sclr	इनपुट	समकालिक स्पष्ट इनपुट. तुम्ही sset सक्षम केल्यास उपलब्ध नाही.
aclr	इनपुट	असिंक्रोनस स्पष्ट इनपुट. सक्रिय उच्च. तुम्ही मालमत्ता सक्षम केल्यास उपलब्ध नाही.
मालमत्ता	इनपुट	असिंक्रोनस सेट इनपुट. सक्रिय उच्च. तुम्ही aclr सक्षम केल्यास उपलब्ध नाही.
sset	इनपुट	सिंक्रोनस सेट इनपुट. तुम्ही sclr सक्षम केल्यास उपलब्ध नाही.

संबंधित माहिती
पृष्ठ 12 वर इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

शेअर केलेले सिग्नल

इनपुट, आउटपुट आणि OE मार्ग समान स्पष्ट आणि प्रीसेट सिग्नल सामायिक करतात.
आउटपुट आणि OE मार्ग समान घड्याळ सिग्नल सामायिक करतात.

डेटा इंटरफेससाठी डेटा बिट-ऑर्डर

आकृती 9. डेटा बिट-ऑर्डर कन्व्हेन्शन

ही आकृती din, dout आणि oe डेटा सिग्नलसाठी बिट-ऑर्डर कन्व्हेन्शन दर्शवते.

डेटा बस आकाराचे मूल्य SIZE असल्यास, LSB सर्वात उजव्या स्थानावर आहे.

जर डेटा बस आकाराचे मूल्य 2 × SIZE असेल, तर बस SIZE च्या दोन शब्दांनी बनते.
जर डेटा बस आकाराचे मूल्य 4 × SIZE असेल, तर बस SIZE च्या चार शब्दांनी बनलेली आहे.
LSB प्रत्येक शब्दाच्या सर्वात उजव्या स्थानावर आहे.

सर्वात उजवा शब्द आउटपुट बसेससाठी येणारा पहिला शब्द आणि इनपुट बससाठी येणारा पहिला शब्द निर्दिष्ट करतो.

संबंधित माहिती
पृष्ठ 5 वर इनपुट पथ

इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

इनपुट किंवा आउटपुट सिग्नलमधील उच्च आणि निम्न बिट्स din आणि dout इनपुट आणि आउटपुट बसमध्ये समाविष्ट केले जातात.

इनपुट बस

din बससाठी, datain_h आणि datain_l हे उच्च आणि कमी बिट असल्यास, प्रत्येक रुंदी datain_width असेल:

datain_h = din[(2 × datain_width – 1):datain_width]

datain_l = din[(datain_width – 1):0]

उदाample, din साठी [7:0] = 8'b11001010:

datain_h = 4'b1100

datain_l = 4'b1010

आउटपुट बस

डाऊट बससाठी, जर dataout_h आणि dataout_l हे उच्च आणि कमी बिट असतील, तर प्रत्येक रुंदी dataout_width असेल:

dataout_h = dout[(2 × dataout_width – 1):dataout_width]
dataout_l = dout[(dataout_width – 1):0]

उदाample, for dout[7:0] = 8'b11001010:

dataout_h = 4'b1100
dataout_l = 4'b1010

डेटा इंटरफेस सिग्नल आणि संबंधित घड्याळे

तक्ता 8. डेटा इंटरफेस सिग्नल आणि संबंधित घड्याळे

सिग्नलचे नाव	पॅरामीटर कॉन्फिगरेशन			घड्याळ
सिग्नलचे नाव	नोंदणी मोड	अर्धा दर	वेगळी घड्याळे
दिवस	साधी नोंदणी डीडीआयओ	बंद	बंद	ck
	डीडीआयओ	On	बंद	ck_hr
	साधी नोंदणी डीडीआयओ	बंद	On	ck_in
	डीडीआयओ	On	On	ck_hr_in
dout oe	साधी नोंदणी डीडीआयओ	बंद	बंद	ck
	डीडीआयओ	On	बंद	ck_hr
	साधी नोंदणी डीडीआयओ	बंद	On	ck_out
	डीडीआयओ	On	On	ck_hr_out
sclr sset सर्व पॅड सिग्नल	साधी नोंदणी डीडीआयओ	बंद	बंद	ck
	डीडीआयओ	On	बंद	ck_fr
	साधी नोंदणी डीडीआयओ	बंद	On	इनपुट पथ: ck_in आउटपुट मार्ग: ck_out
	डीडीआयओ	On	On	इनपुट पथ: ck_fr_in आउटपुट पथ: ck_fr_out

संसाधन वापर आणि डिझाइन कार्यप्रदर्शन सत्यापित करणे

संसाधनाचा वापर आणि तुमच्या डिझाइनच्या कामगिरीबद्दल तपशील मिळविण्यासाठी तुम्ही इंटेल क्वार्टस प्राइम संकलन अहवाल पाहू शकता.

मेनूवर, क्लिक करा प्रक्रिया करणे ➤ संकलन सुरू करा संपूर्ण संकलन चालवण्यासाठी.
डिझाइन संकलित केल्यानंतर, क्लिक करा प्रक्रिया करत आहे ➤ संकलन अहवाल.

वापरून सामग्री सारणी, वर नेव्हिगेट करा फिटर ➤ संसाधन विभाग.
a ला view संसाधन वापर माहिती, निवडा संसाधन वापर सारांश.
ब ला view संसाधन वापर माहिती, निवडा घटकाद्वारे संसाधनाचा वापर.

GPIO इंटेल FPGA IP पॅरामीटर सेटिंग्ज

तुम्ही इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये GPIO IP कोरसाठी पॅरामीटर सेटिंग्ज सेट करू शकता. पर्यायांचे तीन गट आहेत: सामान्य, बफर, आणि नोंदणी करतो.

तक्ता 9. GPIO IP कोर पॅरामीटर्स – सामान्य

पॅरामीटर	अट	अनुमत मूल्ये	वर्णन
डेटा दिशा	—	इनपुट आउटपुट बिडीर	GPIO साठी डेटा दिशा निर्देशीत करते.
डेटा रुंदी	—	०.०६७ ते ०.२१३	डेटा रुंदी निर्दिष्ट करते.
लेगसी उच्च-स्तरीय पोर्ट नावे वापरा	—	On बंद	Stratix V, Arria V, आणि Cyclone V उपकरणांप्रमाणेच पोर्ट नावे वापरा. उदाample, dout dataout_h आणि dataout_l होतो, आणि din datain_h आणि datain_l होतो. टीप: या पोर्टचे वर्तन स्ट्रॅटिक्स V, एरिया V आणि चक्रीवादळ V उपकरणांपेक्षा वेगळे आहे. स्थलांतर मार्गदर्शक तत्त्वासाठी, संबंधित माहितीचा संदर्भ घ्या.

तक्ता 10. GPIO IP कोर पॅरामीटर्स – बफर

पॅरामीटर	अट	अनुमत मूल्ये	वर्णन
विभेदक बफर वापरा	—	On बंद	चालू केल्यास, विभेदक I/O बफर सक्षम करते.
स्यूडो डिफरेंशियल बफर वापरा	डेटा दिशा = आउटपुट विभेदक बफर वापरा = चालू	On बंद	आउटपुट मोडमध्ये चालू केल्यास, स्यूडो डिफरेंशियल आउटपुट बफर सक्षम करते. तुम्ही चालू केल्यास हा पर्याय द्विदिशात्मक मोडसाठी आपोआप चालू होईल विभेदक बफर वापरा.
बस-होल्ड सर्किटरी वापरा	डेटा दिशा = इनपुट किंवा बिडीर विभेदक बफर वापरा = बंद	On बंद	चालू केल्यास, बस होल्ड सर्किटरी त्याच्या शेवटच्या-चाललेल्या स्थितीवर I/O पिनवर सिग्नल कमकुवतपणे धरून ठेवू शकते जेथे आउटपुट बफर स्थिती 1 किंवा 0 असेल परंतु उच्च-प्रतिबाधा नसेल.
ओपन ड्रेन आउटपुट वापरा	डेटा दिशा = आउटपुट किंवा बिडीर विभेदक बफर वापरा = बंद	On बंद	चालू असल्यास, ओपन ड्रेन आउटपुट डिव्हाइसला सिस्टम-स्तरीय नियंत्रण सिग्नल प्रदान करण्यास सक्षम करते जसे की व्यत्यय आणि लेखन सक्षम सिग्नल जे तुमच्या सिस्टममधील एकाधिक उपकरणांद्वारे निश्चित केले जाऊ शकतात.
आउटपुट सक्षम पोर्ट सक्षम करा	डेटा दिशा = आउटपुट	On बंद	चालू असल्यास, OE पोर्टवर वापरकर्ता इनपुट सक्षम करते. हा पर्याय द्विदिशात्मक मोडसाठी स्वयंचलितपणे चालू केला जातो.
शृंखलानिश्चिती / समांतरता पोर्ट सक्षम करा	—	On बंद	चालू केल्यास, आउटपुट बफरचे मालिकानियंत्रण आणि समांतर नियंत्रण पोर्ट सक्षम करते.

तक्ता 11. GPIO IP कोर पॅरामीटर्स – नोंदणी

पॅरामीटर	अट	अनुमत मूल्ये	वर्णन
नोंदणी मोड	—	काहीही नाही साधी नोंदणी डीडीआयओ	GPIO IP कोरसाठी नोंदणी मोड निर्दिष्ट करते: काहीही नाही-बफर पासून/ते एक साधे वायर कनेक्शन निर्दिष्ट करते. साधी नोंदणी—निर्दिष्ट करते की DDIO चा वापर सिंगल डेटा-रेट मोड (SDR) मध्ये एक साधा रजिस्टर म्हणून केला जातो. फिटर हे रजिस्टर I/O मध्ये पॅक करू शकतो. डीडीआयओ— निर्दिष्ट करते की IP कोर DDIO वापरतो.
समकालिक स्पष्ट / प्रीसेट पोर्ट सक्षम करा	नोंदणी मोड = DDIO	काहीही नाही साफ प्रीसेट	सिंक्रोनस रीसेट पोर्ट कसे अंमलात आणायचे ते निर्दिष्ट करते. काहीही नाही- सिंक्रोनस रीसेट पोर्ट अक्षम करते. साफ-सिंक्रोनस क्लिअर्ससाठी SCLR पोर्ट सक्षम करते. प्रीसेट-सिंक्रोनस प्रीसेटसाठी SSET पोर्ट सक्षम करते.
असिंक्रोनस क्लिअर / प्रीसेट पोर्ट सक्षम करा	नोंदणी मोड = DDIO	काहीही नाही साफ प्रीसेट	एसिंक्रोनस रीसेट पोर्ट कसे अंमलात आणायचे ते निर्दिष्ट करते. काहीही नाही-असिंक्रोनस रीसेट पोर्ट अक्षम करते. साफ-असिंक्रोनस क्लिअर्ससाठी ACLR पोर्ट सक्षम करते. प्रीसेट-असिंक्रोनस प्रीसेटसाठी ASET पोर्ट सक्षम करते. ACLR आणि ASET सिग्नल सक्रिय उच्च आहेत.
घड्याळ सक्षम पोर्ट सक्षम करा	नोंदणी मोड = DDIO	On बंद	Onडेटा क्लॉक इन किंवा आउट केव्हा होतो हे नियंत्रित करण्यासाठी तुम्हाला क्लॉक सक्षम (CKE) पोर्ट उघड करते. हा सिग्नल तुमच्या नियंत्रणाशिवाय डेटा पास होण्यापासून प्रतिबंधित करतो. बंद—क्लॉक सक्षम पोर्ट उघड होत नाही आणि डेटा नेहमी रजिस्टरमधून स्वयंचलितपणे जातो.
अर्धा दर तर्क	नोंदणी मोड = DDIO	On बंद	चालू असल्यास, अर्ध-दर DDIO सक्षम करते.
वेगळे इनपुट/आउटपुट घड्याळे	डेटा दिशा = बिडीर नोंदणी मोड = साधे रजिस्टर किंवा DDIO	On बंद	चालू असल्यास, द्विदिशात्मक मोडमध्ये इनपुट आणि आउटपुट पथांसाठी स्वतंत्र घड्याळे (CK_IN आणि CK_OUT) सक्षम करते.

संबंधित माहिती

पृष्ठ 12 वर इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स
मार्गदर्शक तत्त्व: पृष्ठ 23 वर स्थलांतरित IP मध्ये datain_h आणि datain_l पोर्ट स्वॅप करा

नोंदणी पॅकिंग

GPIO IP कोर तुम्हाला क्षेत्र आणि संसाधनांचा वापर वाचवण्यासाठी परिघात नोंदणी पॅक करण्याची परवानगी देतो.

तुम्ही फ्लिप फ्लॉप म्हणून इनपुट आणि आउटपुट मार्गावर पूर्ण-दर DDIO कॉन्फिगर करू शकता. असे करण्यासाठी, या टेबलमध्ये सूचीबद्ध केलेल्या .qsf असाइनमेंट्स जोडा.

तक्ता 12. नोंदणी पॅकिंग QSF असाइनमेंट

मार्ग	QSF असाइनमेंट
इनपुट रजिस्टर पॅकिंग	QSF असाइनमेंट सेट_इन्स्टन्स_असाइनमेंट -नाव FAST_INPUT_REGISTER चालू -to
आउटपुट रजिस्टर पॅकिंग	set_instance_assignment -नाव FAST_OUTPUT_REGISTER चालू -to
आउटपुट सक्षम रजिस्टर पॅकिंग	set_instance_assignment -नाव FAST_OUTPUT_ENABLE_REGISTER चालू -to

टीप: या असाइनमेंट्स रजिस्टर पॅकिंगची हमी देत नाहीत. तथापि, या असाइनमेंट फिटरला कायदेशीर प्लेसमेंट शोधण्यास सक्षम करतात. अन्यथा, फिटर फ्लिप फ्लॉपला कोरमध्ये ठेवतो.

GPIO इंटेल FPGA IP टाइमिंग

GPIO IP कोरची कामगिरी I/O मर्यादा आणि घड्याळ टप्प्यांवर अवलंबून असते. तुमच्या GPIO कॉन्फिगरेशनसाठी वेळेचे प्रमाणीकरण करण्यासाठी, Intel शिफारस करते की तुम्ही टाइमिंग विश्लेषक वापरा.

संबंधित माहिती
इंटेल क्वार्टस प्राइम टाइमिंग विश्लेषक

वेळेचे घटक

GPIO IP कोर टाइमिंग घटकांमध्ये तीन मार्ग असतात.

I/O इंटरफेस मार्ग—FPGA पासून बाह्य प्राप्त करणार्‍या उपकरणांपर्यंत आणि बाह्य प्रसारित उपकरणांपासून FPGA पर्यंत.
डेटा आणि घड्याळाचे कोर इंटरफेस मार्ग—I/O पासून कोर आणि कोर पासून I/O पर्यंत.
ट्रान्सफर पथ—अर्ध-दर ते पूर्ण-दर DDIO आणि पूर्ण-दर ते अर्ध-दर DDIO.

टीप: टाइमिंग अॅनालायझर DDIO_IN आणि DDIO_OUT ब्लॉक्समधील मार्गाला ब्लॅक बॉक्स मानतो.

आकृती 10. इनपुट पाथ टाइमिंग घटक

आकृती 11. आउटपुट पाथ टाइमिंग घटक

आकृती 12. आउटपुट पाथ टाइमिंग घटक सक्षम करा

विलंब घटक

इंटेल क्वार्टस प्राइम सॉफ्टवेअर I/O वेळेच्या विश्लेषणामध्ये जास्तीत जास्त ढिलाई करण्यासाठी विलंब घटक स्वयंचलितपणे सेट करत नाही. वेळ बंद करण्यासाठी किंवा जास्तीत जास्त ढिलाई करण्यासाठी, इंटेल क्वार्टस प्राइम सेटिंग्जमध्ये विलंब घटक मॅन्युअली सेट करा file (.qsf).

तक्ता 13. विलंब घटक .qsf असाइनमेंट

विलंब घटकांमध्ये प्रवेश करण्यासाठी या असाइनमेंट्स .qsf मध्ये निर्दिष्ट करा.

विलंब घटक	.qsf असाइनमेंट
इनपुट विलंब घटक	ला_इन्स्टन्स_असाइनमेंट सेट करा -नाव INPUT_DELAY_CHAIN <0..63>
आउटपुट विलंब घटक	ला_इन्स्टन्स_असाइनमेंट सेट करा -नाव OUTPUT_DELAY_CHAIN <0..15>
आउटपुट विलंब घटक सक्षम करा	ला_इन्स्टन्स_असाइनमेंट सेट करा -नाव OE_DELAY_CHAIN <0..15>

वेळेचे विश्लेषण

इंटेल क्वार्टस प्राइम सॉफ्टवेअर GPIO IP कोरसाठी SDC वेळेची मर्यादा आपोआप निर्माण करत नाही. आपण वेळेची मर्यादा व्यक्तिचलितपणे प्रविष्ट करणे आवश्यक आहे.

वेळेच्या मार्गदर्शक तत्त्वांचे अनुसरण करा आणि माजीampवेळ विश्लेषक I/O वेळेचे अचूक विश्लेषण करते याची खात्री करण्यासाठी.

I/O इंटरफेस पथांसाठी योग्य वेळेचे विश्लेषण करण्यासाठी, .sdc मधील सिस्टम क्लॉक पिनच्या विरूद्ध डेटा पिनच्या सिस्टम स्तरावरील मर्यादा निर्दिष्ट करा. file.
मुख्य इंटरफेस मार्गांसाठी योग्य वेळेचे विश्लेषण करण्यासाठी, .sdc मध्ये या घड्याळ सेटिंग्ज परिभाषित करा file:
- कोर रजिस्टरला घड्याळ
- साध्या रजिस्टर आणि डीडीआयओ मोडसाठी I/O नोंदणीसाठी घड्याळ

संबंधित माहिती
AN 433: स्त्रोत-सिंक्रोनस इंटरफेस प्रतिबंधित आणि विश्लेषण
स्त्रोत-सिंक्रोनस इंटरफेस प्रतिबंधित आणि विश्लेषित करण्याच्या तंत्रांचे वर्णन करते.

सिंगल डेटा रेट इनपुट रजिस्टर

आकृती 13. सिंगल डेटा रेट इनपुट रजिस्टर

तक्ता 14. सिंगल डेटा रेट इनपुट रजिस्टर .sdc कमांड उदाampलेस

आज्ञा	आज्ञा माजीample	वर्णन
घड्याळ तयार करा	create_clock -नाव sdr_in_clk -period “100 MHz” sdr_in_clk	इनपुट घड्याळासाठी घड्याळ सेटिंग तयार करते.
सेट_इनपुट_विलंब	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	0.15 एनएस इनपुट विलंबासह इनपुट I/O च्या वेळेचे विश्लेषण करण्यासाठी वेळ विश्लेषकाला निर्देश देते.

पूर्ण-दर किंवा अर्ध-दर DDIO इनपुट रजिस्टर

पूर्ण-दर आणि अर्ध-दर DDIO इनपुट रजिस्टर्सची इनपुट बाजू समान आहे. ऑफ-चिप ट्रान्समीटरला FPGA मध्ये मॉडेल करण्यासाठी व्हर्च्युअल घड्याळ वापरून तुम्ही सिस्टमला योग्यरित्या प्रतिबंधित करू शकता.

आकृती 14. पूर्ण-दर किंवा अर्ध-दर DDIO इनपुट रजिस्टर

तक्ता 15. फुल-रेट किंवा हाफ-रेट DDIO इनपुट रजिस्टर .sdc कमांड एक्सampलेस

आज्ञा	आज्ञा माजीample	वर्णन
घड्याळ तयार करा	create_clock -नाव virtual_clock -कालावधी "200 MHz" create_clock -नाव ddio_in_clk -कालावधी “200 MHz” ddio_in_clk	आभासी घड्याळ आणि DDIO घड्याळासाठी घड्याळ सेटिंग तयार करा.
सेट_इनपुट_विलंब	set_input_delay -clock virtual_clock 0.25 ddio_in_data सेट_इनपुट_विलंब -जोडा_विलंब -clock_fall -clock आभासी_घड्याळ 0.25 ddio_in_data	टाइमिंग अॅनालायझरला पॉझिटिव्ह क्लॉक एज आणि ट्रान्सफरच्या नकारात्मक क्लॉक एजचे विश्लेषण करण्यासाठी निर्देश द्या. दुसऱ्या set_input_delay कमांडमध्ये -add_delay लक्षात घ्या.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	टाइमिंग अॅनालायझरला पॉझिटिव्ह क्लॉक एज ते निगेटिव्ह एज ट्रिगर केलेल्या रजिस्टरकडे आणि नकारात्मक क्लॉक एज ते पॉझिटिव्ह एज ट्रिगर केलेल्या रजिस्टरकडे दुर्लक्ष करण्यास सांगा. टीप: ck_hr वारंवारता ck_fr वारंवारता अर्धा असणे आवश्यक आहे. जर I/O PLL घड्याळे चालवत असेल, तर तुम्ही derive_pll_clocks .sdc कमांड वापरण्याचा विचार करू शकता.

सिंगल डेटा रेट आउटपुट रजिस्टर

आकृती 15. सिंगल डेटा रेट आउटपुट रजिस्टर

तक्ता 16. सिंगल डेटा रेट आउटपुट रजिस्टर .sdc कमांड उदाampलेस

आज्ञा	आज्ञा माजीample	वर्णन
घड्याळ तयार करा आणि तयार_निर्मित_घड्याळ	create_clock -नाव sdr_out_clk -कालावधी “100 MHz” sdr_out_clk create_generated_clock -स्रोत sdr_out_clk -नाव sdr_out_outclk sdr_out_outclk	प्रसारित करण्यासाठी स्त्रोत घड्याळ आणि आउटपुट घड्याळ व्युत्पन्न करा.
सेट_आउटपुट_विलंब	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	टाइमिंग विश्लेषकाला आउटपुट घड्याळाच्या विरूद्ध प्रसारित करण्यासाठी आउटपुट डेटाचे विश्लेषण करण्याची सूचना देते.

पूर्ण-दर किंवा अर्ध-दर DDIO आउटपुट रजिस्टर

पूर्ण-दर आणि अर्ध-दर DDIO आउटपुट रजिस्टर्सची आउटपुट बाजू समान आहे.

तक्ता 17. DDIO आउटपुट रजिस्टर .sdc कमांड उदाampलेस

आज्ञा	आज्ञा माजीample	वर्णन
घड्याळ तयार करा आणि तयार_निर्मित_घड्याळ	create_clock -नाव ddio_out_fr_clk -कालावधी “200 MHz” ddio_out_fr_clk create_generated_clock -स्रोत ddio_out_fr_clk -नाव ddio_out_fr_outclk ddio_out_fr_outclk	DDIO कडे घड्याळे आणि प्रसारित करण्यासाठी घड्याळ व्युत्पन्न करा.
सेट_आउटपुट_विलंब	set_output_delay -घड्याळ ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -घड्याळ ddio_out_fr_outclk 0.55 ddio_out_fr_data	आउटपुट घड्याळाच्या विरूद्ध सकारात्मक आणि नकारात्मक डेटाचे विश्लेषण करण्यासाठी टाइमिंग विश्लेषकाला निर्देश द्या.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	टाईमिंग अॅनालायझरला आउटपुट घड्याळाच्या घसरत्या काठाच्या विरुद्ध स्त्रोत घड्याळाच्या वाढत्या काठाकडे आणि आउटपुट घड्याळाच्या वाढत्या काठाच्या विरुद्ध स्त्रोत घड्याळाच्या घसरत्या काठाकडे दुर्लक्ष करण्याची सूचना द्या

वेळ बंद करण्यासाठी मार्गदर्शक तत्त्वे

GPIO इनपुट नोंदणीसाठी, तुम्ही इनपुट विलंब साखळी सेट न केल्यास इनपुट I/O हस्तांतरण होल्ड टाइम अयशस्वी होण्याची शक्यता आहे. डेटा विलंबापेक्षा घड्याळाचा विलंब मोठा असल्याने ही बिघाड झाली आहे.

होल्ड टाइम पूर्ण करण्यासाठी, इनपुट विलंब साखळी वापरून इनपुट डेटा पथमध्ये विलंब जोडा. सर्वसाधारणपणे, 60 स्पीड ग्रेडवर इनपुट विलंब साखळी सुमारे 1 पीएस प्रति चरण असते. वेळ पास करण्यासाठी अंदाजे इनपुट विलंब साखळी सेटिंग मिळविण्यासाठी, नकारात्मक होल्ड स्लॅकला 60 ps ने विभाजित करा.

तथापि, जर I/O PLL GPIO इनपुट रजिस्टर्सची घड्याळे चालवत असेल (सिंपल रजिस्टर किंवा DDIO मोड), तर तुम्ही कॉम्पेन्सेशन मोड सोर्स सिंक्रोनस मोडवर सेट करू शकता. फिटर चांगल्या सेटअपसाठी I/O PLL कॉन्फिगर करण्याचा प्रयत्न करेल आणि इनपुट I/O टाइमिंग विश्लेषणासाठी स्लॅक ठेवेल.

GPIO आउटपुट आणि आउटपुट सक्षम रजिस्टरसाठी, तुम्ही आउटपुट डेटा आणि घड्याळात आउटपुट आणि आउटपुट सक्षम विलंब साखळी वापरून विलंब जोडू शकता.

तुम्ही सेटअप वेळेचे उल्लंघन पाहिल्यास, तुम्ही आउटपुट क्लॉक विलंब चेन सेटिंग वाढवू शकता.
तुम्ही होल्ड टाइम उल्लंघन पाहिल्यास, तुम्ही आउटपुट डेटा विलंब चेन सेटिंग वाढवू शकता.

जीपीआयओ इंटेल एफपीजीए आयपी डिझाइन उदाampलेस

GPIO IP कोर डिझाईन एक्स व्युत्पन्न करू शकतोampपॅरामीटर एडिटरमध्ये तुमच्या आयपी कॉन्फिगरेशनशी जुळणारे. आपण या डिझाइनचा वापर करू शकता माजीampआयपी कोर आणि सिम्युलेशनमध्ये अपेक्षित वर्तन स्थापित करण्यासाठी संदर्भ म्हणून les.

तुम्ही डिझाईन तयार करू शकताampGPIO IP कोर पॅरामीटर एडिटर कडून. आपण इच्छित पॅरामीटर्स सेट केल्यानंतर, क्लिक करा उदा निर्माण कराampले डिझाइन. आयपी कोर डिझाईन उदा व्युत्पन्न करतेample स्रोत files तुम्ही निर्दिष्ट केलेल्या निर्देशिकेत.

आकृती 16. स्त्रोत Files व्युत्पन्न डिझाइन उदाample निर्देशिका

टीप: .qsys files डिझाइनच्या दरम्यान अंतर्गत वापरासाठी आहेतampफक्त पिढी. तुम्ही हे .qsys संपादित करू शकत नाही files.

GPIO IP कोर संश्लेषित करण्यायोग्य इंटेल क्वार्टस प्राइम डिझाइन उदाample

संश्लेषित डिझाइन उदाample एक संकलन-तयार प्लॅटफॉर्म डिझायनर प्रणाली आहे जी तुम्ही इंटेल क्वार्टस प्राइम प्रोजेक्टमध्ये समाविष्ट करू शकता.

डिझाइन तयार करणे आणि वापरणे उदाample

संश्लेषित करण्यायोग्य इंटेल क्वार्टस प्राइम डिझाइन तयार करण्यासाठी एक्सampस्रोत पासून le files, डिझाइन ex मध्ये खालील कमांड चालवाample निर्देशिका:

quartus_sh -t make_qii_design.tcl

वापरण्यासाठी अचूक डिव्हाइस निर्दिष्ट करण्यासाठी, खालील आदेश चालवा:

quartus_sh -t make_qii_design.tcl [डिव्हाइस_नाव]

TCL स्क्रिप्ट एक qii निर्देशिका तयार करते ज्यामध्ये ed_synth.qpf प्रोजेक्ट आहे file. तुम्ही हा प्रकल्प इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये उघडून संकलित करू शकता.

GPIO IP कोर सिम्युलेशन डिझाइन उदाample

सिम्युलेशन डिझाइन उदाample तुमची GPIO IP कोर पॅरामीटर सेटिंग्ज सिम्युलेशन ड्रायव्हरशी कनेक्ट केलेले IP उदाहरण तयार करण्यासाठी वापरते. ड्रायव्हर यादृच्छिक रहदारी निर्माण करतो आणि बाहेर जाणार्‍या डेटाची कायदेशीरता अंतर्गत तपासतो.

डिझाइन वापरणे माजीample, तुम्ही वापरत असलेल्या सिम्युलेटरवर अवलंबून, तुम्ही एकाच कमांडचा वापर करून सिम्युलेशन चालवू शकता. तुम्ही GPIO IP कोर कसे वापरू शकता हे सिम्युलेशन दाखवते.

डिझाइन तयार करणे आणि वापरणे उदाample

सिम्युलेशन डिझाइन तयार करण्यासाठी उदाampस्रोत पासून le files व्हेरिलॉग सिम्युलेटरसाठी, डिझाइन एक्समध्ये खालील कमांड चालवाample निर्देशिका:

quartus_sh -t make_sim_design.tcl

सिम्युलेशन डिझाइन तयार करण्यासाठी उदाampस्रोत पासून le files VHDL सिम्युलेटरसाठी, डिझाइन ex मध्ये खालील कमांड चालवाample निर्देशिका:

quartus_sh -t make_sim_design.tcl VHDL

TCL स्क्रिप्ट एक सिम निर्देशिका तयार करते ज्यामध्ये उपनिर्देशिका असतात—प्रत्येक समर्थित सिम्युलेशन टूलसाठी एक. तुम्ही प्रत्येक सिम्युलेशन टूलसाठी स्क्रिप्ट संबंधित डिरेक्टरीमध्ये शोधू शकता.

Arria V, चक्रीवादळ V, आणि Stratix V उपकरणांसाठी IP स्थलांतर प्रवाह

IP स्थलांतर प्रवाह तुम्हाला Arria V, Cyclone V, आणि Stratix V डिव्हाइसेसचे ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, आणि ALTIOBUF IP कोर Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेसच्या GPIO IP कोरमध्ये स्थलांतरित करण्याची परवानगी देतो.

हा IP स्थलांतर प्रवाह GPIO IP कोरला ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, आणि ALTIOBUF IP कोरच्या सेटिंग्जशी जुळण्यासाठी कॉन्फिगर करतो, ज्यामुळे तुम्हाला IP कोर पुन्हा निर्माण करता येतो.

टीप: काही IP कोर केवळ विशिष्ट मोडमध्ये IP स्थलांतर प्रवाहाला समर्थन देतात. जर तुमचा IP कोर समर्थित नसलेल्या मोडमध्ये असेल, तर तुम्हाला GPIO IP कोरसाठी IP पॅरामीटर एडिटर चालवावा लागेल आणि IP कोर व्यक्तिचलितपणे कॉन्फिगर करावा लागेल.

तुमचे ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, आणि ALTIOBUF IP कोर स्थलांतरित करणे

तुमचे ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, आणि ALTIOBUF IP कोर GPIO Intel FPGA IP IP कोरमध्ये स्थलांतरित करण्यासाठी, या चरणांचे अनुसरण करा:

तुमचा ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, किंवा ALTIOBUF IP कोअर IP पॅरामीटर एडिटरमध्ये उघडा.
मध्ये सध्या निवडलेले डिव्हाइस कुटुंब, निवडा इंटेल एरिया 10 or इंटेल सायक्लोन 10 जीएक्स.
क्लिक करा समाप्त करा GPIO IP पॅरामीटर एडिटर उघडण्यासाठी.
IP पॅरामीटर एडिटर GPIO IP कोर सेटिंग्ज ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, किंवा ALTIOBUF कोर सेटिंग्ज प्रमाणेच कॉन्फिगर करतो.
दोघांमध्ये कोणतीही विसंगत सेटिंग्ज असल्यास, निवडा नवीन समर्थित सेटिंग्ज.
क्लिक करा समाप्त करा आयपी कोर पुन्हा निर्माण करण्यासाठी.
RTL मध्ये तुमचे ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, किंवा ALTIOBUF IP कोर इन्स्टंटिएशन GPIO IP कोअरने बदला.

टीप: GPIO IP कोर पोर्ट नावे कदाचित ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, किंवा ALTIOBUF IP कोर पोर्ट नावांशी जुळत नाहीत. म्हणून, इन्स्टंटिएशनमध्ये फक्त IP कोर नाव बदलणे पुरेसे नाही.

संबंधित माहिती
पृष्ठ 12 वर इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

मार्गदर्शक तत्त्व: स्थलांतरित IP मध्ये datain_h आणि datain_l पोर्ट स्वॅप करा

जेव्हा तुम्ही तुमचा GPIO IP मागील डिव्हाइसेसवरून GPIO IP कोरमध्ये स्थलांतरित करता, तेव्हा तुम्ही चालू करू शकता लेगसी उच्च-स्तरीय पोर्ट नावे वापरा GPIO IP कोर पॅरामीटर एडिटरमधील पर्याय. तथापि, GPIO IP कोरमधील या पोर्ट्सचे वर्तन स्ट्रॅटिक्स V, Arria V, आणि Cyclone V उपकरणांसाठी वापरल्या जाणार्‍या IP कोरपेक्षा वेगळे आहे.

GPIO IP कोर या पोर्ट्सला या घड्याळाच्या कडांवरील आउटपुट रजिस्टर्सवर चालवतो:

datain_h—आउटक्लॉकच्या वाढत्या काठावर
datain_l—आउटक्लॉकच्या घसरणीच्या काठावर

तुम्ही तुमचा GPIO IP Stratix V, Arria V आणि Cyclone V डिव्हाइसेसवरून स्थलांतरित केला असल्यास, तुम्ही GPIO IP कोर द्वारे व्युत्पन्न केलेला IP इन्स्टंट कराल तेव्हा datain_h आणि datain_l पोर्ट स्वॅप करा.

संबंधित माहिती
पृष्ठ 12 वर इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

GPIO इंटेल FPGA IP वापरकर्ता मार्गदर्शक संग्रहण

IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, आयपी कोरमध्ये नवीन आयपी आवृत्ती योजना आहे.

IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

आयपी कोर आवृत्ती	वापरकर्ता मार्गदर्शक
20.0.0	GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस
19.3.0	GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस
19.3.0	GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस
18.1	GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस
18.0	GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस
17.1	इंटेल FPGA GPIO IP कोर वापरकर्ता मार्गदर्शक
17.0	Altera GPIO IP कोर वापरकर्ता मार्गदर्शक
16.1	Altera GPIO IP कोर वापरकर्ता मार्गदर्शक
16.0	Altera GPIO IP कोर वापरकर्ता मार्गदर्शक
14.1	अल्टेरा GPIO मेगाफंक्शन वापरकर्ता मार्गदर्शक
13.1	अल्टेरा GPIO मेगाफंक्शन वापरकर्ता मार्गदर्शक

GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेससाठी दस्तऐवज पुनरावृत्ती इतिहास

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2021.07.15	21.2	20.0.0	आकृती अद्ययावत केली जी सरलीकृत दर्शवते view dout[0] to dout[3] आणि dout[3] to dout[0] अद्यतनित करण्यासाठी सिंगल-एंडेड GPIO इनपुट पथचा.
2021.03.29	21.1	20.0.0	GPIO IP आवृत्ती क्रमांक 20.0.0 वर अद्यतनित केला.
2021.03.12	20.4	19.3.0	GPIO IP डेटाइन_h ला वाढत्या काठावर आणि डेटािन_l घसरत असलेल्या काठावर चालवते हे निर्दिष्ट करण्यासाठी IP स्थलांतर मार्गदर्शक तत्त्वे अद्यतनित केली.
2019.10.01	19.3	19.3.0	विलंब घटकांबद्दल विषयातील .qsf असाइनमेंट कोडमधील टायपोग्राफिकल त्रुटी सुधारली.
2019.03.04	18.1	18.1	इनपुट पथ आणि आउटपुट आणि आउटपुट सक्षम पथ बद्दलच्या विषयांमध्ये: GPIO Intel FPGA IP द्विदिशात्मक पिनच्या डायनॅमिक कॅलिब्रेशनला समर्थन देत नाही हे निर्दिष्ट करण्यासाठी विषयांमधील नोट्स दुरुस्त केल्या आहेत. समांतर इंटरफेससाठी PHY लाइटमध्ये लिंक जोडल्या आहेत इंटेल FPGA IP कोर वापरकर्ता मार्गदर्शक: द्विदिशीय पिनसाठी डायनॅमिक कॅलिब्रेशन आवश्यक असलेल्या अनुप्रयोगांबद्दल अधिक माहितीसाठी Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX डिव्हाइसेस.
2018.08.28	18.0	18.0	Intel FPGA GPIO IP Core User Guide वरून GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेसवर दस्तऐवजाचे नाव बदलले. Intel Stratix 10 GPIO IP वापरकर्ता मार्गदर्शकासाठी लिंक जोडली. IP चे नाव बदलून “Intel FPGA GPIO” वरून “GPIO Intel FPGA IP” केले. “clk_fr” आणि “clk_hr” ते “ck_fr” आणि “ck_hr” ची उदाहरणे दुरुस्त केली. वास्तविक IP कोर सिग्नलची नावे दर्शविण्यासाठी GPIO IP इनपुट पथ आणि आउटपुट पथ आकृत्या अद्यतनित केल्या.

तारीख	आवृत्ती	बदल
नोव्हेंबर २०२४	2017.11.06	Intel Cyclone 10 GX उपकरणांसाठी समर्थन जोडले. GPIO IP कोरमधील सिग्नल नावांशी जुळण्यासाठी आकृत्यांमधील सिग्नलची नावे अपडेट केली. आउटपुट पथ वेव्हफॉर्म जोडले. "Altera GPIO IP core" चे नाव बदलून "Intel FPGA GPIO IP core" केले. "Altera IOPLL IP core" चे नाव बदलून "Intel FPGA IOPLL IP core" केले. "TimeQuest टाइमिंग विश्लेषक" चे नाव बदलून "Timing Analyzer" केले. "Qsys" चे नाव बदलून "प्लॅटफॉर्म डिझायनर" केले. ASET आणि ACLR सिग्नल जास्त सक्रिय असल्याचे स्पष्ट केले.
2017 मे	2017.05.08	साठी अटी निर्दिष्ट करण्यासाठी GPIO बफर पॅरामीटर्सची सूची असलेली सारणी अद्यतनित केली बस-होल्ड सर्किटरी वापरा पॅरामीटर पर्याय. इंटेल म्हणून रीब्रँड केले.
ऑक्टोबर २०२१	2016.10.31	इनपुट पथ वेव्हफॉर्म अद्यतनित केले. दीन आणि डाऊट बसमधील उच्च आणि निम्न बिट्सचे वर्णन करणारा विषय जोडला.
ऑगस्ट २०२४	2016.08.05	GPIO IP कोरमध्ये डायनॅमिक OCT समर्थनाविषयी टिपा जोडल्या. अचूकता आणि स्पष्टता सुधारण्यासाठी पॅरामीटर सेटिंग्जबद्दल विषय अद्यतनित केला. डिझाईन तयार करण्याबद्दल विभाग अद्यतनित केला आहेampले तुम्ही Stratix V, Arria V, आणि Cyclone V डिव्हाइसेसवरून GPIO IP कोअरवर स्थलांतर करता तेव्हा लेगसी पोर्टच्या वर्तनाबद्दल मार्गदर्शक विषय जोडला. स्पष्टता सुधारण्यासाठी आणि संदर्भ सुलभतेसाठी दस्तऐवजाची पुनर्रचना आणि पुनर्रचना केली. क्वार्टस II ची उदाहरणे क्वार्टस प्राइममध्ये बदलली.
ऑगस्ट २०२४	2014.08.18	वेळेची माहिती जोडली. रजिस्टर पॅकिंग माहिती जोडली. जोडले लेगसी उच्च-स्तरीय पोर्ट नावे वापरा पॅरामीटर हे नवीन पॅरामीटर आहे. रजिस्टर पॅकिंग माहिती जोडली. मेगाफंक्शन हा शब्द आयपी कोअरने बदलला.
नोव्हेंबर २०२४	2013.11.29	प्रारंभिक प्रकाशन.

अभिप्राय पाठवा

GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस

कागदपत्रे / संसाधने

इंटेल जीपीआयओ इंटेल एफपीजीए आयपी [pdf] वापरकर्ता मार्गदर्शक
जीपीआयओ इंटेल एफपीजीए आयपी, जीपीआयओ, इंटेल एफपीजीए आयपी, एफपीजीए आयपी

संदर्भ

वापरकर्ता मॅन्युअल

GPIO Intel® FPGA IP वापरकर्ता मार्गदर्शक

Intel® Arria® 10 आणि Intel® Cyclone® 10 GX डिव्हाइसेस

GPIO Intel FPGA IP साठी माहिती सोडा

GPIO इंटेल FPGA IP वैशिष्ट्ये

GPIO इंटेल FPGA IP डेटा पथ

इनपुट पथ

आउटपुट आणि आउटपुट सक्षम पथ

GPIO इंटेल FPGA IP इंटरफेस सिग्नल

शेअर केलेले सिग्नल

डेटा इंटरफेससाठी डेटा बिट-ऑर्डर

इनपुट आणि आउटपुट बस उच्च आणि कमी बिट्स

डेटा इंटरफेस सिग्नल आणि संबंधित घड्याळे

संसाधन वापर आणि डिझाइन कार्यप्रदर्शन सत्यापित करणे

GPIO इंटेल FPGA IP पॅरामीटर सेटिंग्ज

नोंदणी पॅकिंग

GPIO इंटेल FPGA IP टाइमिंग

वेळेचे घटक

विलंब घटक

वेळेचे विश्लेषण

सिंगल डेटा रेट इनपुट रजिस्टर

पूर्ण-दर किंवा अर्ध-दर DDIO इनपुट रजिस्टर

सिंगल डेटा रेट आउटपुट रजिस्टर

पूर्ण-दर किंवा अर्ध-दर DDIO आउटपुट रजिस्टर

वेळ बंद करण्यासाठी मार्गदर्शक तत्त्वे

जीपीआयओ इंटेल एफपीजीए आयपी डिझाइन उदाampलेस

GPIO IP कोर संश्लेषित करण्यायोग्य इंटेल क्वार्टस प्राइम डिझाइन उदाample

GPIO IP कोर सिम्युलेशन डिझाइन उदाample

Arria V, चक्रीवादळ V, आणि Stratix V उपकरणांसाठी IP स्थलांतर प्रवाह

तुमचे ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, आणि ALTIOBUF IP कोर स्थलांतरित करणे

मार्गदर्शक तत्त्व: स्थलांतरित IP मध्ये datain_h आणि datain_l पोर्ट स्वॅप करा

GPIO इंटेल FPGA IP वापरकर्ता मार्गदर्शक संग्रहण

GPIO Intel FPGA IP वापरकर्ता मार्गदर्शक: Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेससाठी दस्तऐवज पुनरावृत्ती इतिहास

कागदपत्रे / संसाधने

संदर्भ

एक टिप्पणी द्या

उत्तर रद्द करा