intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP बद्दल
फॉरवर्ड-एरर करेक्शन (FEC) चॅनेल कोड सामान्यतः वायरलेस कम्युनिकेशन सिस्टमची ऊर्जा कार्यक्षमता सुधारतात. टर्बो कोड 3G आणि 4G मोबाईल संप्रेषणांसाठी (उदा. UMTS आणि LTE मध्ये) आणि उपग्रह संप्रेषणांसाठी योग्य आहेत. तुम्ही इतर अॅप्लिकेशन्समध्ये टर्बो कोड वापरू शकता ज्यांना डेटा-भ्रष्ट आवाजाच्या उपस्थितीत बँडविड्थ- किंवा विलंब-संबंधित संप्रेषण लिंकवर विश्वसनीय माहिती हस्तांतरण आवश्यक आहे. 4G Turbo-V Intel® FPGA IP मध्ये vRAN साठी डाउनलिंक आणि अपलिंक प्रवेगक समाविष्ट आहे आणि त्यात Turbo Intel FPGA IP समाविष्ट आहे. डाउनलिंक प्रवेगक पॅरिटी माहितीच्या रूपात डेटामध्ये रिडंडंसी जोडतो. अपलिंक प्रवेगक चॅनेल त्रुटींची वाजवी संख्या सुधारण्यासाठी रिडंडंसीचा फायदा घेतो.
संबंधित माहिती
- टर्बो इंटेल एफपीजीए आयपी वापरकर्ता मार्गदर्शक
- 3GPP TS 36.212 आवृत्ती 15.2.1 रिलीज 15
4G Turbo-V Intel FPGA IP वैशिष्ट्ये
डाउनलिंक प्रवेगक मध्ये हे समाविष्ट आहे:
- कोड ब्लॉक चक्रीय रिडंडंसी कोड (CRC) संलग्नक
- टर्बो एन्कोडर
- यासह टर्बो रेट जुळणारा:
- सबब्लॉक इंटरलीव्हर
- बिट कलेक्टर
- बिट निवडक
- बिट pruner
अपलिंक प्रवेगक मध्ये हे समाविष्ट आहे:
- सबब्लॉक डीइंटरलीव्हर
- सीआरसी चेकसह टर्बो डीकोडर
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
4G Turbo-V Intel FPGA IP डिव्हाइस फॅमिली सपोर्ट
Intel FPGA IP साठी इंटेल खालील डिव्हाइस समर्थन स्तर ऑफर करते:
- आगाऊ समर्थन—या डिव्हाइस कुटुंबासाठी आयपी सिम्युलेशन आणि संकलनासाठी उपलब्ध आहे. FPGA प्रोग्रामिंग file क्वार्टस प्राइम प्रो स्ट्रॅटिक्स 10 एडिशन बीटा सॉफ्टवेअरसाठी (.pof) सपोर्ट उपलब्ध नाही आणि आयपी टायमिंग बंद होण्याची खात्री देता येत नाही. वेळेच्या मॉडेल्समध्ये प्रारंभिक पोस्ट-लेआउट माहितीवर आधारित विलंबांचे प्रारंभिक अभियांत्रिकी अंदाज समाविष्ट आहेत. सिलिकॉन चाचणी वास्तविक सिलिकॉन आणि टाइमिंग मॉडेलमधील परस्परसंबंध सुधारते म्हणून वेळेचे मॉडेल बदलू शकतात. तुम्ही हा आयपी कोर सिस्टम आर्किटेक्चर आणि रिसोर्स युटिलायझेशन स्टडीज, सिम्युलेशन, पिनआउट, सिस्टम लेटन्सी असेसमेंट, बेसिक टाइमिंग असेसमेंट (पाइपलाइन बजेटिंग) आणि I/O ट्रान्सफर स्ट्रॅटेजी (डेटा-पाथ रुंदी, बर्स्ट डेप्थ, I/O स्टँडर्ड्स ट्रेडऑफ) साठी वापरू शकता. ).
- प्राथमिक समर्थन—Intel या डिव्हाइस कुटुंबासाठी प्राथमिक वेळेच्या मॉडेलसह IP कोर सत्यापित करते. IP कोर सर्व कार्यात्मक आवश्यकता पूर्ण करतो, परंतु तरीही डिव्हाइस कुटुंबासाठी वेळेचे विश्लेषण केले जात आहे. आपण ते उत्पादन डिझाइनमध्ये सावधगिरीने वापरू शकता.
- अंतिम समर्थन—इंटेल या डिव्हाइस कुटुंबासाठी अंतिम वेळेच्या मॉडेलसह IP सत्यापित करते. IP डिव्हाइस कुटुंबासाठी सर्व कार्यात्मक आणि वेळेच्या आवश्यकता पूर्ण करतो. आपण ते उत्पादन डिझाइनमध्ये वापरू शकता.
4G Turbo-V IP डिव्हाइस फॅमिली सपोर्ट
| डिव्हाइस कुटुंब | सपोर्ट |
| Intel Agilex™ | आगाऊ |
| Intel Arria® 10 | अंतिम |
| इंटेल स्ट्रॅटिक्स® 10 | आगाऊ |
| इतर डिव्हाइस कुटुंबे | आधार नाही |
4G Turbo-V Intel FPGA IP साठी माहिती सोडा
इंटेल FPGA IP आवृत्त्या इंटेल क्वार्टस® प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्यांशी v19.1 पर्यंत जुळतात. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 मध्ये प्रारंभ करून, इंटेल FPGA IP मध्ये नवीन आवृत्ती योजना आहे. Intel FPGA IP आवृत्ती (XYZ) क्रमांक प्रत्येक इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्तीसह बदलू शकतो. यामध्ये बदल:
- X हे IP चे मोठे पुनरावृत्ती सूचित करते. तुम्ही इंटेल क्वार्टस प्राइम सॉफ्टवेअर अपडेट केल्यास, तुम्ही आयपी पुन्हा निर्माण करणे आवश्यक आहे.
- Y सूचित करते की IP मध्ये नवीन वैशिष्ट्ये समाविष्ट आहेत. या नवीन वैशिष्ट्यांचा समावेश करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
- Z सूचित करते की IP मध्ये किरकोळ बदल समाविष्ट आहेत. हे बदल समाविष्ट करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
4G Turbo-V IP प्रकाशन माहिती
| आयटम | वर्णन |
| आवृत्ती | 1.0.0 |
| प्रकाशन तारीख | एप्रिल २०२३ |
4G टर्बो-व्ही परफॉर्मन्स आणि रिसोर्स युटिलायझेशन
इंटेलने इंटेल क्वार्टस प्राइम सॉफ्टवेअर v19.1 सह डिझाइन्स संकलित करून संसाधनाचा वापर आणि कार्यप्रदर्शन व्युत्पन्न केले. एखाद्या प्रकल्पासाठी आवश्यक असलेल्या FPGA संसाधनांच्या (उदा. अडॅप्टिव्ह लॉजिक मॉड्युल्स (ALMs)) लवकर अंदाज लावण्यासाठी फक्त हे अंदाजे परिणाम वापरा. लक्ष्य वारंवारता 300 मेगाहर्ट्झ आहे.
Intel Arria 10 उपकरणांसाठी Downlink Accelerator Resource Utilization आणि कमाल वारंवारता
| मॉड्यूल | fMAX (MHz) | ALMs | ALUTs | नोंदणी करतो | मेमरी (बिट्स) | रॅम ब्लॉक्स (M20K) | डीएसपी ब्लॉक्स |
| डाउनलिंक प्रवेगक | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| सीआरसी संलग्नक | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| टर्बो एन्कोडर | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| रेट जुळणारा | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| सबब्लॉक इंटरलीव्हर | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| बिट कलेक्टर | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| बिट सिलेक्टर आणि प्रूनर | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Intel Arria 10 उपकरणांसाठी अपलिंक प्रवेगक संसाधन वापर आणि कमाल वारंवारता
| मॉड्यूल | fMAX (MHz) | ALMs | नोंदणी करतो | मेमरी (बिट्स) | रॅम ब्लॉक्स (M20K) | डीएसपी ब्लॉक्स |
| अपलिंक प्रवेगक | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| सबब्लॉक डीइंटरलीव्हर | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| टर्बो डीकोडर | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP सह डिझाइनिंग
4G Turbo-V IP निर्देशिका संरचना
तुम्ही आयपी इन्स्टॉलरकडून स्वतः आयपी इंस्टॉल करणे आवश्यक आहे.
स्थापना निर्देशिका संरचना
4G टर्बो-व्ही आयपी तयार करत आहे
तुम्ही डाउनलिंक किंवा अपलिंक प्रवेगक व्युत्पन्न करू शकता. अपलिंक प्रवेगक साठी, डिरेक्टरी मध्ये dl ला ul सह बदला किंवा file नावे
- इंटेल क्वार्टस प्राइम प्रो सॉफ्टवेअर उघडा.
- निवडा File ➤ नवीन प्रोजेक्ट विझार्ड.
- पुढील क्लिक करा.
- प्रकल्पाचे नाव dl_fec_wrapper_top प्रविष्ट करा आणि प्रकल्प स्थान प्रविष्ट करा.
- Arria 10 डिव्हाइस निवडा.
- समाप्त क्लिक करा.
- dl_fec_wrapper_top.qpf उघडा file प्रकल्प निर्देशिकेत उपलब्ध प्रकल्प विझार्ड दिसेल.
- प्लॅटफॉर्म डिझायनर टॅबवर:
- dl_fec_wrapper_top.ip तयार करा file हार्डवेअर tcl वापरून file.
- डिझाइन तयार करण्यासाठी एचडीएल व्युत्पन्न करा क्लिक करा files.
- जनरेट टॅबवर, टेस्ट बेंच सिस्टम व्युत्पन्न करा क्लिक करा.
- संश्लेषण जोडण्यासाठी सर्व जोडा क्लिक करा fileप्रकल्पासाठी एस. द files src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth मध्ये आहेत.
- dl_fec_wrapper_top.v सेट करा file उच्चस्तरीय संस्था म्हणून.
- हा प्रकल्प संकलित करण्यासाठी प्रारंभ संकलन क्लिक करा.
4G Turbo-V IP चे अनुकरण करणे
हे कार्य डाउनलिंक प्रवेगक नक्कल करण्यासाठी आहे. अपलिंक प्रवेगक नक्कल करण्यासाठी प्रत्येक निर्देशिकेत dl ला ul सह बदला किंवा file नाव
- ModelSim 10.6d FPGA Edition सिम्युलेटर उघडा.
- डिरेक्टरी src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor वर बदला
- msim_setup.tcl मधील तुमच्या इंटेल क्वार्टस प्राइम डिरेक्टरीत QUARTUS_INSTALL_DIR बदला file, जे \sim\mentor निर्देशिकेत आहे
- ट्रान्सक्रिप्ट विंडोमध्ये do load_sim.tcl कमांड एंटर करा. ही आज्ञा लायब्ररी तयार करते files आणि संकलित करते आणि स्त्रोताचे अनुकरण करते filemsim_setup.tcl मध्ये s file. चाचणी वेक्टर आत आहेत filename_update.sv \sim निर्देशिकेत.
द fileनाव अद्यतन File रचना
- संबंधित चाचणी वेक्टर files sim\mentor\test_vectors मध्ये आहेत
- Log.txt मध्ये प्रत्येक चाचणी पॅकेटचा परिणाम असतो.
- डाउनलिंक प्रवेगक साठी, encoder_pass_file.txt मध्ये चाचणी पॅकेट्स आणि एन्कोडरच्या प्रत्येक निर्देशांकाचा पास अहवाल असतो.file_error.txt मध्ये चाचणी पॅकेटच्या प्रत्येक निर्देशांकाचा अयशस्वी अहवाल असतो.
- अपलिंक प्रवेगकासाठी, त्रुटी_file.txt मध्ये चाचणी पॅकेटच्या प्रत्येक निर्देशांकाचा अयशस्वी अहवाल असतो.
4G Turbo-V इंटेल FPGA IP कार्यात्मक वर्णन
4G Turbo-V Intel FPGA IP मध्ये एक डाउनलिंक प्रवेगक आणि एक अपलिंक प्रवेगक आहे.
- पृष्ठ 4 वर 9G Turbo-V आर्किटेक्चर
- पृष्ठ 4 वर 11G Turbo-V सिग्नल आणि इंटरफेसेस
- पृष्ठ 4 वर 15G Turbo-V टाइमिंग डायग्राम
- पृष्ठ 4 वर 18G Turbo-V लेटन्सी आणि थ्रूपुट
4G टर्बो-व्ही आर्किटेक्चर
4G Turbo-V Intel FPGA IP मध्ये एक डाउनलिंक प्रवेगक आणि एक अपलिंक प्रवेगक आहे.
4G डाउनलिंक प्रवेगक
4G टर्बो डाउनलिंक प्रवेगक मध्ये कोड ब्लॉक CRC संलग्नक ब्लॉक आणि टर्बो एन्कोडर (Intel Turbo FPGA IP) आणि रेट मॅचर यांचा समावेश आहे. इनपुट डेटा 8-बिट रुंद आहे आणि आउटपुट डेटा 24-बिट रुंद आहे. रेट मॅचरमध्ये तीन सबब्लॉक इंटरलीव्हर्स, थोडा सिलेक्टर आणि थोडा कलेक्टर असतो.
4G डाउनलिंक प्रवेगक 8-बिट समांतर CRC गणना अल्गोरिदमसह कोड ब्लॉक CRC संलग्नक लागू करतो. CRC संलग्नक ब्लॉकचे इनपुट 8-बिट रुंद आहे. सामान्य मोडमध्ये, CRC ब्लॉकमध्ये इनपुटची संख्या k-24 असते, जेथे k हा आकार निर्देशांकावर आधारित ब्लॉक आकार असतो. 24 बिट्सचा अतिरिक्त सीआरसी क्रम सीआरसी संलग्नक ब्लॉकमधील डेटाच्या इनकमिंग कोड ब्लॉकशी संलग्न केला जातो आणि नंतर टर्बो एन्कोडरकडे जातो. CRC बायपास मोडमध्ये, इनपुटची संख्या टर्बो एन्कोडर ब्लॉकमध्ये 8-बिट रुंद k आकाराची असते.
टर्बो एन्कोडर समांतर संकलित कॉन्व्होल्यूशनल कोड वापरतो. कन्व्होल्युशनल एन्कोडर माहिती क्रम एन्कोड करतो आणि दुसरा कन्व्होल्युशनल एन्कोडर माहिती क्रमाची इंटरलीव्ह आवृत्ती एन्कोड करतो. टर्बो एन्कोडरमध्ये दोन 8-राज्य घटक कन्व्होल्युशनल एन्कोडर आणि एक टर्बो कोड अंतर्गत इंटरलीव्हर आहे. टर्बो एन्कोडरबद्दल अधिक माहितीसाठी, टर्बो आयपी कोअर वापरकर्ता मार्गदर्शक पहा. रेट मॅचर ट्रान्सपोर्ट ब्लॉकमधील बिट्सच्या संख्येशी IP त्या ऍलोकेशनमध्ये प्रसारित केलेल्या बिट्सच्या संख्येशी जुळतो. रेट मॅचरचे इनपुट आणि आउटपुट 24 बिट्स आहे. IP प्रत्येक कोड ब्लॉकसाठी टर्बो कोडेड ट्रान्सपोर्ट चॅनेलसाठी जुळणारे दर परिभाषित करते. रेट मॅचरमध्ये समाविष्ट आहे: सबब्लॉक इंटरलीव्हर, बिट कलेक्टर आणि बिट सिलेक्टर. डाउनलिंक प्रवेगक टर्बो कोडिंगमधून प्रत्येक आउटपुट प्रवाहासाठी इंटरलीव्ह केलेले सबब्लॉक सेट करते. स्ट्रीममध्ये मेसेज बिट स्ट्रीम, 1ली पॅरिटी बिट स्ट्रीम आणि 2रा पॅरिटी बिट स्ट्रीम समाविष्ट आहे. इंटरलीव्ह्ड सबब्लॉकचे इनपुट आणि आउटपुट 24 बिट्स रुंद आहे. बिट कलेक्टर सबब्लॉक इंटरलीव्हरमधून येणारे प्रवाह एकत्र करतो. या ब्लॉकमध्ये संग्रहित करणारे बफर आहेत:
- सबब्लॉकमधील मेसेज आणि फिलर सक्षम करणारे बिट इंटरलीव्ह केलेले आहेत.
- सबब्लॉक इंटरलीव्ह पॅरिटी बिट्स आणि त्यांचे संबंधित फिलर बिट्स.
बिट कलेक्टर
4G चॅनल अपलिंक प्रवेगक
4G टर्बो अपलिंक प्रवेगक मध्ये सबब्लॉक डिंटरलीव्हर आणि टर्बो डीकोडर (इंटेल टर्बो एफपीजीए आयपी) यांचा समावेश आहे.
डिंटरलीव्हरमध्ये तीन ब्लॉक्स असतात ज्यात पहिले दोन ब्लॉक सममितीय असतात आणि तिसरा ब्लॉक वेगळा असतो.
तयार सिग्नलची विलंबता 0 आहे.
Deinterleaver
तुम्ही सबब्लॉक डिंटरलीव्हरसाठी बायपास मोड चालू केल्यास, आयपी डेटा वाचतो कारण तो मेमरी ब्लॉक्समधील डेटा क्रमिक ठिकाणी लिहितो. IP कोणत्याही इंटरलीव्हिंगशिवाय डेटा लिहितो तेव्हा डेटा वाचतो. सबब्लॉक डीइंटरलीव्हरमध्ये इनपुट डेटाची संख्या बायपास मोडमध्ये K_π आहे आणि आउटपुट डेटा लांबी k आकार आहे (k हा cb_size_index मूल्यावर आधारित कोड ब्लॉक आकार आहे). सबब्लॉक डिंटरलीव्हरच्या आउटपुट डेटाची विलंबता इनपुट ब्लॉक आकार K_π वर अवलंबून असते. तुम्ही इनपुट डेटाचा K_π कोड ब्लॉक आकार लिहिल्यानंतरच IP डेटा वाचतो. म्हणून आउटपुटच्या विलंबामध्ये लेखन वेळ देखील समाविष्ट आहे. सबब्लॉक इंटरलीव्हर आउटपुट डेटामधील विलंब K_π+17 आहे. टर्बो डीकोडर s वर आधारित, बहुधा प्रसारित अनुक्रमाची गणना करतोampते प्राप्त होते. तपशीलवार स्पष्टीकरणासाठी, Turbo Core IP वापरकर्ता मार्गदर्शक पहा. एरर दुरुस्त करणार्‍या कोड्सचे डीकोडिंग हे वेगवेगळ्या कन्व्होल्यूशनल कोड्सच्या संभाव्यतेची तुलना आहे. टर्बो डीकोडरमध्ये दोन सिंगल सॉफ्ट-इन सॉफ्ट-आउट (SISO) डीकोडर असतात, जे पुनरावृत्तीने कार्य करतात. टर्बो डीकोडिंग पुनरावृत्ती तयार करण्यासाठी पहिल्या (वरच्या डीकोडर) चे आउटपुट दुसऱ्यामध्ये फीड करते. इंटरलीव्हर आणि डिंटरलीव्हर ब्लॉक या प्रक्रियेत डेटा पुनर्क्रमित करतात.
संबंधित माहिती
टर्बो आयपी कोर वापरकर्ता मार्गदर्शक
4G टर्बो-व्ही सिग्नल आणि इंटरफेस
डाउनलिंक प्रवेगक
डाउनलिंक प्रवेगक सिग्नल
| सिग्नलचे नाव | दिशा | बिट रुंदी | वर्णन |
| clk | इनपुट | 1 | 300 MHz घड्याळ इनपुट. सर्व Turbo-V IP इंटरफेस सिग्नल या घड्याळाशी समकालिक आहेत. |
| रीसेट_n | इनपुट | 1 | संपूर्ण IP चे अंतर्गत तर्क रीसेट करते. |
| sink_valid | इनपुट | 1 | जेव्हा sink_data वरील डेटा वैध असतो तेव्हा प्रतिपादन केले जाते. जेव्हा sink_valid निश्चित केले जात नाही, तेव्हा sink_valid ची पुन्हा दावा करेपर्यंत IP प्रक्रिया थांबवते. |
| सिंक_डेटा | इनपुट | 8 | सामान्यत: हस्तांतरित केल्या जाणार्‍या माहितीचा मोठा भाग असतो. |
| sink_sop | इनपुट | 1 | इनकमिंग पॅकेटची सुरुवात दर्शवते |
| sink_eop | इनपुट | 1 | येणार्‍या पॅकेटचा शेवट सूचित करते |
| सिंक_तयार | आउटपुट | 1 | IP डेटा कधी स्वीकारू शकतो हे सूचित करते |
| सिंक_त्रुटी | इनपुट | 2 | वर्तमान चक्रात हस्तांतरित केलेल्या डेटावर परिणाम करणाऱ्या त्रुटी दर्शवण्यासाठी दोन-बिट मास्क. |
| Crc_enable | इनपुट | 1 | CRC ब्लॉक सक्षम करते |
| Cb_size_index | इनपुट | 8 | इनपुट कोड ब्लॉक आकार K |
| sink_rm_out_size | इनपुट | 20 | रेट मॅचर आउटपुट ब्लॉक आकार, E शी संबंधित. |
| सिंक_कोड_ब्लॉक | इनपुट | 15 | वर्तमान कोड ब्लॉकसाठी मऊ बफर आकार एनसीबी |
| sink_rv_idx | इनपुट | 2 | रिडंडंसी आवृत्ती अनुक्रमणिका (0,1,2 किंवा 3) |
| सिंक_आरएम_बायपास | इनपुट | 1 | दर जुळणीमध्ये बायपास मोड सक्षम करते |
| सिंक_फिलर_बिट्स | इनपुट | 6 | IP ने कोड ब्लॉक सेगमेंटेशन केल्यावर ट्रान्समीटरवर IP टाकलेल्या फिलर बिट्सची संख्या. |
| source_valid | आउटपुट | 1 | जेव्हा आउटपुटसाठी वैध डेटा असतो तेव्हा IP द्वारे प्रतिपादन केले जाते. |
| चालू ठेवले… | |||
| सिग्नलचे नाव | दिशा | बिट रुंदी | वर्णन |
| स्रोत_डेटा | आउटपुट | 24 | हस्तांतरित केलेल्या माहितीचा मोठा भाग वाहून नेतो. ही माहिती जिथे वैध आहे तिथे उपलब्ध आहे. |
| source_sop | आउटपुट | 1 | पॅकेटची सुरुवात दर्शवते. |
| source_eop | आउटपुट | 1 | पॅकेटचा शेवट दर्शवतो. |
| स्रोत_तयार | इनपुट | 1 | डेटा रिसेप्शन वैध आहे जेथे तयार सिग्नल ठाम आहे. |
| source_error | आउटपुट | 2 | टर्बो एन्कोडरवरून प्रसारित केलेला एरर सिग्नल स्त्रोताच्या बाजूने Avalon-ST प्रोटोकॉलचे उल्लंघन दर्शवितो
• 00: कोणतीही त्रुटी नाही • ०१: पॅकेटची सुरूवात नाही • 10: पॅकेटचा शेवट गहाळ आहे • 11: पॅकेटचा अनपेक्षित अंत इतर प्रकारच्या त्रुटी देखील 11 म्हणून चिन्हांकित केल्या जाऊ शकतात. |
| Source_blk_size | आउटपुट | 13 | आउटपुट कोड ब्लॉक आकार K |
अपलिंक प्रवेगक इंटरफेस
अपलिंक प्रवेगक सिग्नल
| सिग्नल | दिशा | बिट रुंदी | वर्णन |
| clk | इनपुट | 1 | 300 MHz घड्याळ इनपुट. सर्व Turbo-V IP इंटरफेस सिग्नल या घड्याळाशी समकालिक आहेत. |
| रीसेट_n | इनपुट | 1 | इनपुट घड्याळ सिग्नल रीसेट |
| sink_valid | इनपुट | 1 | Avalon स्ट्रीमिंग इनपुट वैध |
| सिंक_डेटा | इनपुट | 24 | Avalon स्ट्रीमिंग इनपुट डेटा |
| sink_sop | इनपुट | 1 | पॅकेटची एव्हलॉन स्ट्रीमिंग इनपुट प्रारंभ |
| sink_eop | इनपुट | 1 | एव्हलॉन स्ट्रीमिंग इनपुट पॅकेटचा शेवट |
| चालू ठेवले… | |||
| सिग्नल | दिशा | बिट रुंदी | वर्णन |
| सिंक_तयार | इनपुट | 1 | Avalon स्ट्रीमिंग इनपुट तयार आहे |
| conf_valid | इनपुट | 1 | इनपुट कॉन्फिगरेशन कंड्युट वैध |
| cb_size_index | इनपुट | 8 | ब्लॉक आकार पुनरावृत्ती निर्देशांक |
| कमाल_पुनरावृत्ती | इनपुट | 5 | कमाल पुनरावृत्ती |
| rm_bypass | इनपुट | 1 | बायपास मोड सक्षम करते |
| sel_CRC24A | इनपुट | 1 | तुम्हाला सध्याच्या डेटा ब्लॉकसाठी आवश्यक असलेला CRC प्रकार निर्दिष्ट करते:
• 0: CRC24A • 1: CRC24B |
| conf_ready | इनपुट | 1 | इनपुट कॉन्फिगरेशन कंड्युट तयार आहे |
| source_valid | आउटपुट | 1 | Avalon स्ट्रीमिंग आउटपुट वैध |
| स्रोत_डेटा | आउटपुट | 16 | Avalon स्ट्रीमिंग आउटपुट डेटा |
| source_sop | आउटपुट | 1 | पॅकेटची एव्हलॉन स्ट्रीमिंग आउटपुट प्रारंभ |
| source_eop | आउटपुट | 1 | पॅकेटचा एव्हलॉन स्ट्रीमिंग आउटपुट एंड |
| source_error | आउटपुट | 2 | स्रोत बाजूला Avalon स्ट्रीमिंग प्रोटोकॉलचे उल्लंघन दर्शवणारा त्रुटी सिग्नल:
• 00: कोणतीही त्रुटी नाही • ०१: पॅकेटची सुरूवात नाही • 10: पॅकेटचा शेवट गहाळ आहे • 11: पॅकेटचा अनपेक्षित अंत इतर प्रकारच्या त्रुटी देखील 11 म्हणून चिन्हांकित केल्या जाऊ शकतात. |
| स्रोत_तयार | आउटपुट | 1 | Avalon स्ट्रीमिंग आउटपुट तयार आहे |
| CRC_प्रकार | आउटपुट | 1 | वर्तमान डेटा ब्लॉकसाठी वापरला जाणारा सीआरसी प्रकार दर्शवतो:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | आउटपुट | 13 | आउटगोइंग ब्लॉक आकार निर्दिष्ट करते |
| CRC_पास | आउटपुट | 1 | CRC यशस्वी झाले की नाही हे दर्शवते:
• 0: अयशस्वी • 1: पास |
| source_iter | आउटपुट | 5 | अर्ध्या पुनरावृत्तीची संख्या दर्शविते ज्यानंतर टर्बो डीकोडर वर्तमान डेटा ब्लॉकवर प्रक्रिया करणे थांबवते. |
DSP इंटेल FPGA IP मध्ये Avalon स्ट्रीमिंग इंटरफेस
एव्हलॉन स्ट्रीमिंग इंटरफेस स्त्रोत इंटरफेसवरून सिंक इंटरफेसमध्ये डेटा ट्रान्सफरसाठी मानक, लवचिक आणि मॉड्यूलर प्रोटोकॉल परिभाषित करतात. इनपुट इंटरफेस एक Avalon स्ट्रीमिंग सिंक आहे आणि आउटपुट इंटरफेस Avalon स्ट्रीमिंग स्रोत आहे. एव्हलॉन स्ट्रीमिंग इंटरफेस अनेक चॅनेलवर इंटरलीव्ह केलेल्या पॅकेटसह पॅकेट हस्तांतरणास समर्थन देते. एव्हलॉन स्ट्रीमिंग इंटरफेस सिग्नल चॅनेल किंवा पॅकेट सीमांच्या ज्ञानाशिवाय डेटाच्या एकाच प्रवाहाला समर्थन देणाऱ्या पारंपारिक स्ट्रीमिंग इंटरफेसचे वर्णन करू शकतात. अशा इंटरफेसमध्ये सामान्यत: डेटा, तयार आणि वैध सिग्नल असतात. एव्हलॉन स्ट्रीमिंग इंटरफेस बर्स्ट आणि पॅकेट ट्रान्सफरसाठी अनेक चॅनेलवर इंटरलीव्ह केलेल्या पॅकेटसह अधिक जटिल प्रोटोकॉलला देखील समर्थन देऊ शकतात. Avalon स्ट्रीमिंग इंटरफेस अंतर्निहितपणे मल्टीचॅनल डिझाईन्स समक्रमित करते, जे तुम्हाला जटिल नियंत्रण तर्क लागू न करता कार्यक्षम, वेळ-मल्टीप्लेक्स अंमलबजावणी साध्य करण्यास अनुमती देते. एव्हलॉन स्ट्रीमिंग इंटरफेस बॅकप्रेशरला समर्थन देतात, जी एक प्रवाह नियंत्रण यंत्रणा आहे जिथे सिंक डेटा पाठवणे थांबवण्यासाठी स्त्रोताला सिग्नल करू शकते. जेव्हा त्याचे FIFO बफर भरलेले असतात किंवा जेव्हा त्याच्या आउटपुटवर गर्दी असते तेव्हा डेटाचा प्रवाह थांबवण्यासाठी सिंक सामान्यत: बॅकप्रेशर वापरते.
संबंधित माहिती
Avalon इंटरफेस तपशील
4G टर्बो-व्ही टाइमिंग डायग्राम
कोडब्लॉक 40 सह लॉजिक लिहिण्यासाठी टाइमिंग डायग्राम
आयपी:
- स्तंभ 20 ते 0 मध्ये शून्य 19 बिट्स ठेवतो आणि स्तंभ 20 मधील डेटा बिट्स लिहितो.
- 44 घड्याळ चक्रांमध्ये सर्व 6 बिट मेमरीमध्ये लिहितात.
- स्तंभ 28 ते 31 मध्ये ट्रेलीस टर्मिनेशन बिट्स लिहितात.
- वाढीव प्रत्येक पंक्तीसाठी पत्ता लिहितात.
- एका वेळी 8 वैयक्तिक RAM साठी लेखन सक्षम सिग्नल व्युत्पन्न करते.
IP RAM मध्ये फिलर बिट्स लिहित नाही. त्याऐवजी, IP RAM मधील फिल्टर बिट्ससाठी प्लेस होल्डर सोडतो आणि वाचण्याच्या प्रक्रियेदरम्यान आउटपुटमध्ये NULL बिट्स घालतो. पहिले लेखन स्तंभ 20 पासून सुरू होते.
कोडब्लॉक 40 सह रीड लॉजिकसाठी टाइमिंग डायग्राम
प्रत्येक रीडसाठी, तुम्हाला एका घड्याळाच्या चक्रात 8 बिट दिसतात परंतु फक्त दोन बिट वैध आहेत. आयपी हे दोन बिट शिफ्ट रजिस्टरमध्ये लिहितो. जेव्हा IP 8 बिट्स बनवतो तेव्हा ते आउटपुट इंटरफेसवर पाठवते.
कोडब्लॉक 6144 सह लॉजिक लिहिण्यासाठी टाइमिंग डायग्राम
फिलर बिट्स कॉलम 0 ते 27 पर्यंत आहेत आणि डेटा बिट्स कॉलम 28 मधील आहेत. IP:
- 6,148 घड्याळ चक्रांमध्ये सर्व 769 बिट मेमरीमध्ये लिहितात.
- स्तंभ 28 ते 31 मध्ये ट्रेलीस टर्मिनेशन बिट्स लिहितात.
- वाढीव प्रत्येक पंक्तीसाठी पत्ता लिहितात.
- एका वेळी 8 वैयक्तिक RAM साठी व्युत्पन्न केलेले लेखन सक्षम सिग्नल व्युत्पन्न करते.
IP RAM मध्ये फिलर बिट्स लिहित नाही. त्याऐवजी IP RAM मध्ये फिल्टर बिट्ससाठी प्लेस होल्डर सोडतो आणि वाचण्याच्या प्रक्रियेदरम्यान NULL बिट्स आउटपुटमध्ये समाविष्ट करतो. पहिले लेखन स्तंभ 28 पासून सुरू होते.
कोडब्लॉक 6144 सह रीड लॉजिकसाठी टाइमिंग डायग्राम
वाचनाच्या बाजूला, प्रत्येक वाचन 8 बिट देते. 193 वी पंक्ती वाचताना, IP 8 बिट वाचतो, परंतु फक्त एक बिट वैध आहे. आयपी शिफ्ट रजिस्टरसह आठ बिट्स बनवतो आणि पुढील कॉलममधून वाचून पाठवतो.
इनपुट वेळ आकृती
आउटपुट वेळ आकृती
4G Turbo-V लेटन्सी आणि थ्रूपुट
इनपुट फर्स्ट पॅकेट एसओपी ते आउटपुट फर्स्ट पॅकेट एसओपी दरम्यान विलंब मोजला जातो. प्रक्रियेचा वेळ इनपुट प्रथम पॅकेट SOP ते शेवटचे पॅकेट EOP दरम्यान मोजला जातो.
डाउनलिंक प्रवेगक
थ्रूपुट हा दर आहे ज्यावर IP इनपुटला डाउनलिंक एक्सीलरेटरमध्ये पंप करू शकतो कारण ते तयार आहे.
डाउनलिंक प्रवेगक विलंब, प्रक्रिया वेळ आणि थ्रूपुट
कमाल K आकार 6,144 आणि E आकार 11,522 सह. 13 कोड ब्लॉक्ससाठी प्रक्रिया वेळ मोजला. घड्याळ गती 300 MHz आहे.
| K | E | विलंब | प्रक्रिया वेळ | इनपुट थ्रूपुट | ||
| (चक्र) | (आम्ही) | (चक्र) | (आम्ही) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
विलंब आणि प्रक्रिया वेळ गणना
- आकृती विलंबता, प्रक्रिया वेळ आणि थ्रूपुटची गणना करण्याची प्रक्रिया दर्शवते.
K आकार विरुद्ध विलंबता
K आकार विरुद्ध विलंबता
- k=40 ते 1408
अपलिंक प्रवेगक विलंब आणि प्रक्रिया वेळ
- कमाल पुनरावृत्ती क्रमांकासह = 6. घड्याळ गती 300 MHz आहे.
K E विलंब प्रक्रिया वेळ (चक्र) (आम्ही) (चक्र) (आम्ही) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
अपलिंक प्रवेगक विलंब आणि प्रक्रिया वेळ
- कमाल पुनरावृत्ती क्रमांक = 8 सह
| K | E | विलंब | प्रक्रिया वेळ | ||
| (चक्र) | (आम्ही) | (चक्र) | (आम्ही) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| चालू ठेवले… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
के आकार वि लेटन्सी
- max_iter=6 साठी
आकृती 19. के आकार वि प्रक्रिया वेळ
- max_iter=6 साठी
के आकार वि लेटन्सी
- max_iter=8 साठी
के आकार वि प्रक्रिया वेळ
- max_iter=8 साठी
4G Turbo-V Intel FPGA IP वापरकर्ता मार्गदर्शकासाठी दस्तऐवज पुनरावृत्ती इतिहास
| तारीख | आयपी आवृत्ती | इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्ती | बदल |
| 2020.11.18 | 1.0.0 | 20.1 | मध्ये टेबल काढले 4G टर्बो-व्ही परफॉर्मन्स आणि रिसोर्स युटिलायझेशन |
| 2020.06.02 | 1.0.0 | 20.1 | प्रारंभिक प्रकाशन. |
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
कागदपत्रे / संसाधने
 |
intel 4G Turbo-V FPGA IP [pdf] वापरकर्ता मार्गदर्शक 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
