सामग्री लपवा
1 STMicroelectronics STM32H5 मालिका मायक्रोकंट्रोलर्स
2 परिचय
3 सामान्य माहिती
4 ICACHE आणि DCACHE ओव्हरview
5 ICACHE आणि DCACHE वैशिष्ट्ये
6 निष्कर्ष
7 कागदपत्रे / संसाधने
7.1 संदर्भ

STMicroelectronics-लोगो

STMicroelectronics STM32H5 मालिका मायक्रोकंट्रोलर्स

STMicroelectronics-STM32H5-Series-Microcontrollers-उत्पादन

परिचय

ही ॲप्लिकेशन नोट इंस्ट्रक्शन कॅशे (ICACHE) आणि डेटा कॅशे (DCACHE) चे वर्णन करते, STMicroelectronics ने विकसित केलेले पहिले कॅशे. Arm® Cortex®-M33 प्रोसेसरच्या AHB बसमध्ये सादर केलेले ICACHE आणि DCACHE खालील तक्त्यामध्ये सूचीबद्ध केलेल्या STM32 मायक्रोकंट्रोलर (MCUs) मध्ये एम्बेड केलेले आहेत. हे कॅशे वापरकर्त्यांना त्यांचे ऍप्लिकेशन कार्यप्रदर्शन सुधारण्यास आणि अंतर्गत आणि बाह्य दोन्ही मेमरीमधून सूचना आणि डेटा आणताना किंवा बाह्य आठवणींमधून डेटा रहदारीसाठी वापर कमी करण्यास अनुमती देतात. हा दस्तऐवज ठराविक माजी देतोampICACHE आणि DCACHE वैशिष्ट्ये हायलाइट करण्यासाठी आणि त्यांचे कॉन्फिगरेशन सुलभ करण्यासाठी.

तक्ता 1. लागू उत्पादने

प्रकार उत्पादन मालिका
मायक्रोकंट्रोलर STM32H5 मालिका, STM32L5 मालिका, STM32U5 मालिका

सामान्य माहिती

टीप:

ही ॲप्लिकेशन टीप STM32 मालिका मायक्रोकंट्रोलर्सना लागू होते जी Arm® Cortex® कोर-आधारित उपकरणे आहेत. आर्म हे युएस आणि/किंवा इतरत्र आर्म लिमिटेड (किंवा त्याच्या सहाय्यक कंपन्यांचे) नोंदणीकृत ट्रेडमार्क आहे.

ICACHE आणि DCACHE ओव्हरview

हा विभाग एक ओव्हर प्रदान करतोview STM32 Arm® Cortex® कोर-आधारित मायक्रोकंट्रोलरमध्ये एम्बेड केलेल्या ICACHE आणि DCACHE इंटरफेसचे. हा विभाग ICACHE आणि DCACHE आकृती आणि सिस्टम आर्किटेक्चरमधील एकत्रीकरणाचा तपशील देतो.
STM32L5 मालिका स्मार्ट आर्किटेक्चर
हे आर्किटेक्चर मल्टिपल मास्टर्स (कॉर्टेक्स-M33, ICACHE, DMA1/2, आणि SDMMC1) ला एकाधिक स्लेव्ह (जसे की फ्लॅश मेमरी, SRAM1/2, OCTOSPI1, किंवा FSMC) ऍक्सेस करण्याची परवानगी देणाऱ्या बस मॅट्रिक्सवर आधारित आहे. खालील आकृती STM32L5 मालिका स्मार्ट आर्किटेक्चरचे वर्णन करते.

आकृती 1. STM32L5 मालिका स्मार्ट आर्किटेक्चर

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-1

फास्ट बसमधून अंतर्गत मेमरी (फ्लॅश मेमरी, SRAM33, किंवा SRAM8) कोड किंवा डेटा आणताना, त्याच्या C-AHB बसमध्ये सादर केलेला 1-Kbyte ICACHE इंटरफेस वापरून Cortex-M2 कार्यप्रदर्शन सुधारले जाते. स्लो बसमधून बाह्य आठवणी (OCTOSPI1 किंवा FSMC).
STM32U5 मालिका स्मार्ट आर्किटेक्चर
हे आर्किटेक्चर एका बस मॅट्रिक्सवर आधारित आहे जे एकाधिक मास्टर्स (Cortex-M33, ICACHE, DCACHE, GPDMA, DMA2D आणि SDMMCs, OTG_HS, LTDC, GPU2D, GFXMMU) ला एकाधिक स्लेव्ह्स (जसे की फ्लॅश मेमरी, SRAMs, BKPIRAM/BKPIRAM) मध्ये प्रवेश करू देते. OCTOSPI, किंवा FSMC). खालील आकृती STM32U5 मालिका स्मार्ट आर्किटेक्चरचे वर्णन करते.

आकृती 2. STM32U5 मालिका स्मार्ट आर्किटेक्चर

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-2

Cortex-M33 आणि GPU2D इंटरफेस दोघांनाही CACHE वापरून फायदा होतो.

  • फास्ट बस (फ्लॅश मेमरी, एसआरएएम) मधून आणि स्लो बस (OCTOSPI33/1 आणि HSPI2, किंवा FSMC) द्वारे अंतर्गत मेमरीमधून कोड किंवा डेटा आणताना ICACHE Cortex-M1 चे कार्यप्रदर्शन सुधारते. एस-बस (GFXMMU, OCTOSPI1/1 आणि HSPI2, किंवा FSMC) द्वारे अंतर्गत किंवा बाह्य आठवणींमधून डेटा आणताना DCACHE1 कार्यप्रदर्शन सुधारते.
  •  M2 पोर्ट बसमधून अंतर्गत आणि बाह्य मेमरी (GFXMMU, फ्लॅश मेमरी, SRAMs, OCTOSPI2/1 आणि HSPI2, किंवा FSMC) डेटा आणताना DCACHE1 GPU0D चे कार्यप्रदर्शन सुधारते.

STM32H5 मालिका स्मार्ट आर्किटेक्चर
STM32H523/H533, STM32H563/H573 आणि STM32H562 स्मार्ट आर्किटेक्चर हे आर्किटेक्चर मल्टिपल मास्टर्स (कॉर्टेक्स-M33, ICACHE, DCACHE, GPDMAs, इथरनेट, SDMMCs फ्लॅश, BDMMCs फ्लॅश टू मेमरी) म्हणून एकाधिक मास्टर्सना परवानगी देणारे बस मॅट्रिक्सवर आधारित आहे. , OCTOSPI आणि FMC). खालील आकृती STM32H5 मालिका स्मार्ट आर्किटेक्चरचे वर्णन करते.

आकृती 3. STM32H563/H573 आणि STM32H562 मालिका स्मार्ट आर्किटेक्चर

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-3

CACHE वापरून Cortex-M33 ला फायदा होतो.

  • फास्ट बस (फ्लॅश मेमरी, एसआरएएम) आणि बाह्य स्मृतींमधून स्लो बस (OCTOSPI आणि FMC) मधून कोड किंवा डेटा आणताना ICACHE Cortex-M33 चे कार्यप्रदर्शन सुधारते.
  • DCACHE स्लो बस (OCTOSPI आणि FMC) द्वारे बाह्य आठवणींमधून डेटा आणताना कामगिरी सुधारते.

STM32H503 स्मार्ट आर्किटेक्चर
हे आर्किटेक्चर मल्टिपल मास्टर्स (कॉर्टेक्स-M33, ICACHE आणि GPDMAs) ला एकाधिक स्लेव्ह्स (जसे की फ्लॅश मेमरी, SRAM आणि BKPSRAM) मध्ये प्रवेश करण्याची परवानगी देणारे बस मॅट्रिक्सवर आधारित आहे. खालील आकृती STM32H5 मालिका स्मार्ट आर्किटेक्चरचे वर्णन करते.

आकृती 4. STM32H503 मालिका स्मार्ट आर्किटेक्चर

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-4

CACHE वापरून Cortex-M33 ला फायदा होतो.

  • फास्ट बस (फ्लॅश मेमरी, SRAMs) द्वारे अंतर्गत मेमरीमधून कोड किंवा डेटा आणताना ICACHE Cortex-M33 चे कार्यप्रदर्शन सुधारते.

ICACHE ब्लॉक आकृती
ICACHE ब्लॉक डायग्राम खालील आकृतीमध्ये दिलेला आहे.

आकृती 5. ICACHE ब्लॉक आकृती

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-5

ICACHE मेमरीमध्ये हे समाविष्ट आहे:

  • द TAG यासह स्मृती:
    • पत्ता tags कॅशे डेटा मेमरीमध्ये कोणता डेटा समाविष्ट आहे हे सूचित करते
    • वैधता बिट्स
  •  डेटा मेमरी, ज्यामध्ये कॅशे केलेला डेटा असतो

DCACHE ब्लॉक आकृती
DCACHE ब्लॉक डायग्राम खालील आकृतीमध्ये दिलेला आहे.

आकृती 6. DCACHE ब्लॉक आकृती

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-6

DCACHE मेमरीमध्ये हे समाविष्ट आहे:

  • द TAG यासह स्मृती:
    • पत्ता tags कॅशे डेटा मेमरीमध्ये कोणता डेटा समाविष्ट आहे हे सूचित करते
    • वैधता बिट्स
    • विशेषाधिकार बिट
    • गलिच्छ तुकडे
  • डेटा मेमरी, ज्यामध्ये कॅशे केलेला डेटा असतो

ICACHE आणि DCACHE वैशिष्ट्ये

दुहेरी मास्टर्स
ICACHE AHB बस मॅट्रिक्समध्ये प्रवेश करते:

  • एक एएचबी मास्टर पोर्ट: मास्टर1 (जलद बस)
  • दोन एएचबी मास्टर पोर्ट: मास्टर 1 (जलद बस) आणि मास्टर 2 (स्लो बस)

कॅशे मिसेसवरील CPU स्टॉल्स कमी करण्यासाठी हे वैशिष्ट्य वेगवेगळ्या मेमरी क्षेत्रांमध्ये (जसे की अंतर्गत फ्लॅश मेमरी, अंतर्गत SRAM आणि बाह्य मेमरी) प्रवेश करताना रहदारी दुप्पट करण्यास अनुमती देते. खालील सारणी मेमरी प्रदेश आणि त्यांचे पत्ते सारांशित करते.

तक्ता 2. मेमरी प्रदेश आणि त्यांचे पत्ते

परिधीय कॅशेबल मेमरी प्रवेश कॅशे करण्यायोग्य मेमरी प्रवेश नाही
 

 

प्रकार

  

 

नाव

  

 

उत्पादनाचे नाव आणि प्रदेशाचा आकार

  

 

बसचे नाव

  

असुरक्षित प्रदेश प्रारंभ पत्ता

 सुरक्षित, असुरक्षित कॉल करण्यायोग्य प्रदेश प्रारंभ पत्ता  

 

बसचे नाव

  

असुरक्षित प्रदेश प्रारंभ पत्ता

 सुरक्षित, असुरक्षित कॉल करण्यायोग्य प्रदेश प्रारंभ पत्ता
 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

अंतर्गत

  

 

 

 

 

 

 

फ्लॅश

 STM32H503 128 KB  

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ICACHE

जलद बस

  

 

 

 

 

 

 

0x0800 0000

 N/A  

 

 

 

 

 

 

N/A

  

 

 

 

 

 

 

N/A

  

 

 

 

 

 

 

N/A
STM32L5

मालिका/ STM32U535/ 545/ STM32H523/ 533

  

 

512 KB

  

 

 

 

 

 

0x0C00 0000
STM32U575/ 585

STM32H563/ 573/562

  

 

2 MB
STM32U59x/

5Ax/5Fx/5Gx

 4 MB
 

 

 

 

 

 

SRAM1

 STM32H503 16 KB  

 

 

 

 

 

0x0A00 0000

 N/A  

 

 

 

 

 

 

 

एस-बस

  

 

 

 

 

 

0x2000 0000

  

 

 

 

 

 

0x3000 0000
STM32L5

series/ STM32U535/ 545/575/585

  

192 KB

  

 

 

 

 

0x0E00 0000
STM32H523/ 533 128 KB
STM32H563/ 573/562 256 KB
STM32U59x/

5Ax/5Fx/5Gx

 768 KB
 

 

 

 

SRAM2

 STM32H503

मालिका

 16 KB 0x0A00 4000 N/A 0x2000 4000 N/A
STM32L5

series/ STM32U535/ 545/575/585

  

64 KB

  

0x0A03 0000

  

0x0E03 0000

  

0x2003 0000

  

0x3003 0000
STM32H523/ 533 64 KB  

0x0A04 0000

  

0x0E04 0000

  

0x2004 0000

  

0x3004 0000
परिधीय कॅशेबल मेमरी प्रवेश कॅशे करण्यायोग्य मेमरी प्रवेश नाही
 

 

 

 

 

 

 

 

 

अंतर्गत

  

 

SRAM2

 STM32H563/ 573/562 80 KB  

 

 

 

 

 

 

 

ICACHE

जलद बस

 0x0A04 0000 0x0E04 0000  

 

 

 

 

 

 

 

 

 

 

 

 

 

 

एस-बस

 0x2004 0000 0x3004 0000
STM32U59x/

5Ax/5Fx/5Gx

 64 KB 0x0A0C 0000 0x0E0C 0000 0x200C 0000 0x300C 0000
 

 

 

 

SRAM3

 STM32U575/ 585 512 KB 0x0A04 0000 0x0E04 0000 0x2004 0000 0x3004 0000
STM32H523/ 533 64 KB  

 

0x0A05 0000

  

 

0x0E05 0000

  

 

0x2005 0000

  

 

0x3005 0000
STM32H563/ 573/562 320 KB
STM32U59x/

5Ax/5Fx/5Gx

 832 KB 0x0A0D 0000 0x0E0D 0000 0x200D 0000 0x300D 0000
SRAM5 STM32U59x/

5Ax/5Fx/5Gx

 832 KB 0x0A1A 0000 0x0E1A 0000 0x201A ४ 0x301A ४
SRAM6 STM32U5Fx/

5Gx

 512 KB 0x0A27 0000 0x0E27 0000 0x2027 0000  

 

 

 

 

 

 

 

 

 

 

 

N/A
 

 

 

 

 

 

 

 

 

 

 

बाह्य

 HSPI1 STM32U59x/

5Ax/5Fx/5Gx

  

 

 

 

 

 

 

 

 

 

 

256 MB

  

 

 

 

 

 

 

 

 

 

ICACHE

मंद बस

(१)

  

 

 

 

 

 

उपनाव पत्ता [0x0000 0000 च्या श्रेणीतील

ते 0x07FF FFFF] किंवा [0x1000 0000:0x1FFF

FFFF] रीमॅपिंग वैशिष्ट्याद्वारे परिभाषित

  

 

 

 

 

 

 

 

 

 

 

N/A

 0xA000 0000
FMC SDRAM STM32H563/ 573/562 0xC000 0000
 

OCTOSPI1

बँक असुरक्षित

 STM32L5/U5

मालिका

STM32H563/ 573/562

  

 

0x9000 0000
 

एफएमसी बँक ३

असुरक्षित

 STM32L5/U5

मालिका

STM32H563/ 573/562

  

 

0x8000 0000
OCTOSPI2

बँक असुरक्षित

 STM32U575/

585/59x/5Ax/

5Fx/5Gx

  

0x7000 0000
 

एफएमसी बँक ३

असुरक्षित

 STM32L5/U5

मालिका

STM32H563/ 573/562

  

 

0x6000 0000

1. अशा प्रदेशांचे रिमॅपिंग करताना निवडणे.

1-मार्ग विरुद्ध 2-मार्ग ICACHE
डीफॉल्टनुसार, ICACHE हे असोसिएटिव्ह ऑपरेटिंग मोडमध्ये कॉन्फिगर केले जाते (दोन मार्ग सक्षम), परंतु अत्यंत कमी उर्जा वापर आवश्यक असलेल्या अनुप्रयोगांसाठी ICACHE थेट-मॅप्ड मोडमध्ये (वन-वे सक्षम) कॉन्फिगर करणे शक्य आहे. ICACHE कॉन्फिगरेशन खालीलप्रमाणे ICACHE_CR मधील WAYSEL बिट सह केले जाते:

  • WAYSEL = 0: डायरेक्ट मॅप केलेला ऑपरेटिंग मोड (1-वे)
  • WAYSEL = 1 (डिफॉल्ट): असोसिएटिव्ह ऑपरेटिंग मोड (2-वे)

तक्ता 3. 1-वे विरुद्ध 2-वे ICACHE

पॅरामीटर 1-मार्ग ICACHE 2-मार्ग ICACHE
कॅशे आकार (Kbytes) ८(१)/३२(२)
अनेक मार्गांनी कॅशे करा 1 2
कॅशे लाइन आकार 128 बिट (16 बाइट)
कॅशे लाइनची संख्या ८(१)/३२(२) २५६(१)/१०२४(२) प्रति मार्ग
  1. STM32L5 मालिका/STM32H5 मालिका/STM32U535/545/575/585 साठी
  2. For STM32U59x/5Ax/5Fx/5Gx

फट प्रकार
काही ऑक्टो-एसपीआय स्मृती WRAP बर्स्टला समर्थन देतात, जे गंभीर शब्द-प्रथम वैशिष्ट्य कार्यप्रदर्शनाचा लाभ प्रदान करते. रीमॅप केलेल्या प्रदेशांसाठी AHB मेमरी व्यवहाराचा ICACHE बर्स्ट प्रकार कॉन्फिगर करण्यायोग्य आहे. हे ICACHE_CRRx रजिस्टरमध्ये HBURST बिटसह निवडलेले वाढीव बर्स्ट किंवा WRAP बर्स्ट लागू करते. WRAP आणि वाढीव स्फोटांमधील फरक खाली दिलेला आहे (आकृती देखील पहा):

  • रॅप फट:
    • कॅशे लाइन आकार = 128 बिट
    • burst to start address = CPU द्वारे विनंती केलेल्या पहिल्या डेटाचा शब्द पत्ता
  •  वाढीव स्फोट:
    • कॅशे लाइन आकार = 128 बिट
    • burst starting address = विनंती केलेला शब्द असलेल्या कॅशे लाईनच्या सीमेवर संरेखित केलेला पत्ता

आकृती 7. वाढीव विरुद्ध WRAP स्फोट

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-9

कॅशे करण्यायोग्य प्रदेश आणि रीमॅपिंग वैशिष्ट्य
ICACHE C-AHB बसद्वारे Cortex-M33 शी जोडलेले आहे आणि [0x0000 0000 ते 0x1FFF FFFF] पत्त्यांमधून कोड क्षेत्र कॅश करते. बाह्य स्मृती [0x6000 0000 ते 0xAFFF FFFF] श्रेणीतील पत्त्यावर मॅप केल्या जात असल्याने, ICACHE रीमॅप वैशिष्ट्यास समर्थन देते जे [0x0000 0000 ते 0xFF07F] किंवा 0x1000 0000 ते FFFF] या श्रेणीतील पत्त्यावर कोणत्याही बाह्य मेमरी क्षेत्राला रीमॅप करण्यास अनुमती देते. [0x1 32 ते 5x32FFF FFFF], आणि C-AHB बसद्वारे प्रवेशयोग्य होण्यासाठी. या वैशिष्ट्यासह चार बाह्य मेमरी क्षेत्रांपर्यंत पुनर्मॅप केले जाऊ शकते. एकदा क्षेत्र रीमॅप केले की, ICACHE अक्षम केले असले किंवा व्यवहार कॅशे करण्यायोग्य नसला तरीही रीमॅप ऑपरेशन होते. कॅशे करण्यायोग्य मेमरी क्षेत्रे वापरकर्त्याद्वारे मेमरी प्रोटेक्शन युनिट (एमपीयू) मध्ये डिफाई आणि प्रोग्राम केले जाऊ शकतात. खालील सारणी STM5LXNUMX आणि STMXNUMXUXNUMX मालिका आठवणींच्या कॉन्फिगरेशनचा सारांश देते.

तक्ता 4. STM32L5 आणि STM32U5 मालिका आठवणींचे कॉन्फिगरेशन

 

उत्पादन मेमरी

 कॅशेबल

(एमपीयू प्रोग्रामिंग)

 ICACHE मध्ये रीमॅप केले

(ICACHE_CRRx प्रोग्रामिंग)
फ्लॅश मेमरी होय किंवा नाही  

आवश्यक नाही
SRAM शिफारस केलेली नाही
बाह्य आठवणी (HSPI/ OCTOSPI किंवा FSMC) होय किंवा नाही वापरकर्त्याला सी-एएचबी बसवर (इतर एस-एएचबी बसवर) बाह्य कोड आणायचे असल्यास आवश्यक

ICACHE बाह्य मेमरी रीमॅपिंगचा फायदा
माजीampबाह्य 8-Mbyte बाह्य Octo-SPI मेमरी (जसे की बाह्य फ्लॅश मेमरी किंवा RAM) ऍक्सेस करताना कोड एक्झिक्यूशन दरम्यान ICACHE वर्धित कार्यप्रदर्शन किंवा वाचलेल्या डेटाचा फायदा कसा घ्यावा हे खालील चित्रात दाखवले आहे.

आकृती 8. ऑक्टो-एसपीआय मेमरी रीमॅप माजीample

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-7

ही बाह्य मेमरी रीमॅप करण्यासाठी खालील चरणांची आवश्यकता आहे:

बाह्य मेमरी साठी OCTOSPI कॉन्फिगरेशन

मेमरी मॅप केलेल्या मोडमध्ये बाह्य मेमरीमध्ये प्रवेश करण्यासाठी OCTOSPI इंटरफेस कॉन्फिगर करा (बाह्य मेमरी [0x9000 0000 ते 0x9FFF FFFF] प्रदेशात मॅप केलेली अंतर्गत मेमरी म्हणून पाहिली जाते). बाह्य मेमरी आकार 8 Mbytes असल्याने, तो प्रदेशात [0x9000 0000 ते 0x907F FFFF] दिसतो. या प्रदेशातील बाह्य मेमरी S-bus द्वारे ऍक्सेस केली जाते आणि ती कॅशे करण्यायोग्य नसते. पुढील पायरी हा प्रदेश रीमॅप करण्यासाठी ICACHE कॉन्फिगरेशन दर्शवते.
टीप: मेमरी-मॅप केलेल्या मोडमध्ये OCTOSPI कॉन्फिगरेशनसाठी, STM32 मायक्रोकंट्रोलर (AN5050) वरील ऑक्टो-एसपीआय इंटरफेस ऍप्लिकेशन नोट पहा

ICACHE कॉन्फिगरेशन बाह्य मेमरी-मॅप केलेले क्षेत्र रीमॅप करण्यासाठी
[8x0 9000 ते 0000x0F FFFF] प्रदेशात ठेवलेले 907 Mbytes [0x1000 0000 ते 0x107F FFFF] प्रदेशात पुनर्मॅप केले जातात. त्यानंतर स्लो बस (ICACHE master2 बस) द्वारे त्यांच्यापर्यंत पोहोचता येईल.

  • ICACHE_CR नोंदणी कॉन्फिगरेशन
    • EN = 0 सह ICACHE अक्षम करा.
    • अनुक्रमे WAYSEL = 1 किंवा 2 सह 0-वे किंवा 1-वे (अनुप्रयोगाच्या गरजेनुसार) निवडा.
  • ICACHE_CRRx रजिस्टर कॉन्फिगरेशन (चार क्षेत्रांपर्यंत, x = 0 ते 3)
    • BASEADDR [0:1000] = 0000x28 सह 21x0 80 बेस ॲड्रेस (रीमॅप ॲड्रेस) निवडा.
    • RSIZE[8:2] = 0x0 सह रीमॅप करण्यासाठी 3-Mbyte क्षेत्राचा आकार निवडा.
    • 0x9000 0000 रिमॅप केलेला पत्ता REMAPADDR[31:21] = 0x480 निवडा.
    • MSTSEL = 2 सह बाह्य आठवणींसाठी ICACHE AHB master1 पोर्ट निवडा.
    • HBURST = 0 सह WRAP बर्स्ट प्रकार निवडा.
    • क्षेत्र x साठी REN = 1 सह रीमॅपिंग सक्षम करा.

खालील आकृती रीमॅप सक्षम केल्यानंतर IAR सह मेमरी क्षेत्र कसे पाहिले जातात हे दर्शविते.

आकृती 9. मेमरी प्रदेश रीमॅपिंग माजीample

STMicroelectronics-STM32H5-Series-Microcontrollers-fig-8

8-Mbyte बाह्य मेमरी आता रीमॅप केली गेली आहे आणि [0x1000 0000 ते 0x107F FFFF] प्रदेशात प्रवेश केला जाऊ शकतो.

ICACHE सक्षम करा

  • ICACHE_CR रजिस्टर कॉन्फिगरेशन EN = 1 सह ICACHE सक्षम करा.

हिट-अँड-मिस मॉनिटर्स
ICACHE कामगिरी विश्लेषणासाठी दोन मॉनिटर प्रदान करते: एक 32-बिट हिट मॉनिटर आणि 16-बिट मिस मॉनिटर.

  • हिट मॉनिटर स्लेव्ह कॅशे पोर्टवर कॅशे करण्यायोग्य AHB व्यवहारांची गणना करते जे ICACHE सामग्रीला मारते (कॅशेमध्ये आधीच उपलब्ध डेटा मिळवला). हिट मॉनिटर काउंटर ICACHE_HMONR रजिस्टरमध्ये उपलब्ध आहे.
  • मिस मॉनिटर स्लेव्ह कॅशे पोर्टवर कॅशे करण्यायोग्य AHB व्यवहारांची गणना करतो ज्यामध्ये ICACHE सामग्री चुकते (कॅशेमध्ये आधीच प्राप्त केलेला डेटा उपलब्ध नाही). गहाळ मॉनिटर काउंटर ICACHE_MMONR रजिस्टरमध्ये उपलब्ध आहे.

टीप:

हे दोन मॉनिटर्स त्यांची कमाल मूल्ये गाठताना गुंडाळत नाहीत. हे मॉनिटर्स ICACHE_CR रजिस्टरमधील खालील बिट्समधून व्यवस्थापित केले जातात:

  • हिट (क्रमशः मिस) मॉनिटर सक्षम/थांबवण्यासाठी HITMEN बिट (अनुक्रमे MISSMEN बिट)
  • हिट (अनुक्रमे मिस) मॉनिटर रीसेट करण्यासाठी HITMRST बिट (अनुक्रमे MISSMRST बिट) डीफॉल्टनुसार, विजेचा वापर कमी करण्यासाठी प्रबंध मॉनिटर्स अक्षम केले जातात.

ICACHE देखभाल
सॉफ्टवेअर ICACHE_CR रजिस्टरमध्ये CACHEINV बिट सेट करून ICACHE अवैध करू शकते. ही क्रिया संपूर्ण कॅशे अवैध करते, रिकामी करते. दरम्यान, काही रीमॅप केलेले क्षेत्र सक्षम केले असल्यास, ICACHE अक्षम केलेले असतानाही, रीमॅप वैशिष्ट्य अद्याप सक्रिय आहे. ICACHE केवळ वाचन व्यवहार व्यवस्थापित करते आणि लेखन व्यवहार व्यवस्थापित करत नाही, ते लेखनाच्या बाबतीत सुसंगतता सुनिश्चित करत नाही. परिणामी, सॉफ्टवेअरने प्रदेश प्रोग्रामिंग केल्यानंतर ICACHE अवैध करणे आवश्यक आहे.

ICACHE सुरक्षा
ICACHE हे एक सुरक्षित करण्यायोग्य परिधीय आहे जे GTZC TZSC सुरक्षित कॉन्फिगरेशन रजिस्टरद्वारे सुरक्षित म्हणून कॉन्फिगर केले जाऊ शकते. जेव्हा ते सुरक्षित म्हणून कॉन्फिगर केले जाते, तेव्हा केवळ ICACHE नोंदणींमध्ये सुरक्षित प्रवेशांना परवानगी दिली जाते. ICACHE देखील GTZC TZSC विशेषाधिकार कॉन्फिगरेशन रजिस्टरद्वारे विशेषाधिकार प्राप्त म्हणून कॉन्फिगर केले जाऊ शकते. जेव्हा ICACHE ला विशेषाधिकार प्राप्त म्हणून कॉन्फिगर केले जाते, तेव्हा ICACHE नोंदणींमध्ये केवळ विशेषाधिकार प्राप्त प्रवेशांना परवानगी दिली जाते. डीफॉल्टनुसार, ICACHE GTZC TZSC द्वारे असुरक्षित आणि गैर-विशेषाधिकारप्राप्त आहे.

कार्यक्रम आणि व्यत्यय व्यवस्थापन

ICACHE_SR मध्ये ERRF ध्वज सेट करून ICACHE फंक्शनल एरर शोधून काढते. जर ERRIE बिट ICACHE_IER मध्ये सेट केला असेल तर व्यत्यय देखील निर्माण केला जाऊ शकतो. ICACHE अवैधतेच्या बाबतीत, कॅशे व्यस्त स्थिती पूर्ण झाल्यावर, BSYENDF ध्वज ICACHE_SR मध्ये सेट केला जातो. ICACHE_IER मध्ये BSYENDIE बिट सेट केल्यास व्यत्यय देखील निर्माण केला जाऊ शकतो. खालील तक्त्यामध्ये ICACHE व्यत्यय आणि इव्हेंट फ्लॅग सूचीबद्ध आहेत.

तक्ता 5. ICACHE इंटरप्ट आणि इव्हेंट मॅनेजमेंट बिट्स

नोंदणी करा बिट नाव बिट वर्णन बिट प्रवेश प्रकार
 

ICACHE_SR

 व्यस्त कॅशे पूर्ण अवैध ऑपरेशन कार्यान्वित करत आहे  

केवळ वाचनीय
BSYENDF कॅशे अवैधीकरण ऑपरेशन पूर्ण झाले
एरर कॅशिंग ऑपरेशन दरम्यान एक त्रुटी आली
 

ICACHE_IER

 ERRIE कॅशे त्रुटीसाठी व्यत्यय सक्षम करा  

वाचा/लिहा
BSYENDIE अवैधीकरण ऑपरेशन पूर्ण झाल्यास व्यत्यय सक्षम करा
 

ICACHE_FCR

 CERRF ICACHE_SR मध्ये ERRF साफ करते  

फक्त लिहा
CBSYENDF ICACHE_SR मध्ये BSYENDF साफ करते

DCACHE वैशिष्ट्ये
डेटा कॅशेचा उद्देश बाह्य मेमरी डेटा लोड आणि प्रोसेसर किंवा इतर बस मास्टर पेरिफेरलमधून येणारा डेटा स्टोअर कॅशे करणे आहे. DCACHE वाचन आणि लेखन दोन्ही व्यवहार व्यवस्थापित करते.
DCACHE कॅशेबिलिटी रहदारी

DCACHE AHB बसद्वारे मास्टर पोर्ट इंटरफेसमधून बाह्य आठवणी कॅश करते. इनकमिंग मेमरी विनंत्या त्याच्या AHB व्यवहार मेमरी लॉकअप विशेषतानुसार कॅशेबल म्हणून परिभाषित केल्या आहेत. DCACHE लेखन धोरणाची व्याख्या MPU द्वारे कॉन्फिगर केलेल्या मेमरी विशेषतानुसार राइट-थ्रू किंवा राइट-बॅक अशी केली जाते. जेव्हा एखादे क्षेत्र नॉन-कॅशेबल म्हणून कॉन्फिगर केले जाते, तेव्हा DCACHE बायपास केले जाते.

 तक्ता 6. AHB व्यवहारासाठी DCACHE कॅशेबिलिटी

AHB लुकअप विशेषता AHB बफर करण्यायोग्य विशेषता कॅशेबिलिटी
0 X वाचा आणि लिहा: नॉन-कॅशेबल
 

1

  

0

 वाचा: कॅशे करण्यायोग्य

लिहा: (कॅशे करण्यायोग्य) लेखन-माध्यमातून
 

1

  

1

 वाचा: कॅशे करण्यायोग्य

लिहा: (कॅशेबल) लिहा-परत

DCACHE कॅशे करण्यायोग्य प्रदेश
STM32U5 मालिकेसाठी, DCACHE1 स्लेव्ह इंटरफेस S-AHB बसद्वारे Cortex-M33 शी जोडलेला आहे आणि GFXMMU, FMC आणि HSPI/OCTOSPIs कॅश करतो. DCACHE2 स्लेव्ह इंटरफेस M2 पोर्ट बसद्वारे DMA0D शी जोडलेला आहे आणि सर्व अंतर्गत आणि बाह्य आठवणी (SRAM4 आणि BRKPSRAM वगळता) कॅश करतो. STM32H5 मालिकेसाठी, DCACHE स्लेव्ह इंटरफेस FMC आणि OCTOSPI द्वारे S-AHB बाह्य आठवणींद्वारे कॉर्टेक्स-M33 शी जोडलेले आहे.

तक्ता 7. DCACHE कॅशे करण्यायोग्य प्रदेश आणि इंटरफेस

कॅशे करण्यायोग्य मेमरी पत्ता प्रदेश DCACHE1 कॅशे करण्यायोग्य इंटरफेस DCACHE2 कॅशे करण्यायोग्य इंटरफेस
GFXMMU X X
SRAM1  

 

 

N/A

 X
SRAM2 X
SRAM3 X
SRAM5 X
SRAM6 X
HSPI1 X X
OCTOSPI1 X X
FMC बँका X X
OCTOSPI2 X X

नोंद

काही उत्पादनांमध्ये काही इंटरफेस समर्थित नाहीत. आकृती 1 किंवा विशिष्ट उत्पादन संदर्भ पुस्तिका पहा.
फट प्रकार
ICACHE प्रमाणेच, DCACHE वाढीव आणि गुंडाळलेल्या बर्स्टला समर्थन देते (विभाग 3.1.3 पहा). DCACHE साठी, DCACHE_CR मधील HBURST बिट द्वारे बर्स्ट प्रकार कॉन्फिगर केला जातो.
DCACHE कॉन्फिगरेशन
बूट दरम्यान, स्लेव्ह मेमरी विनंत्या थेट मास्टर पोर्टवर अग्रेषित करून DCACHE डीफॉल्टनुसार अक्षम केले जाते. DCACHE सक्षम करण्यासाठी, DCACHE_CR रजिस्टरमध्ये EN बिट सेट करणे आवश्यक आहे. हिट-अँड-मिस मॉनिटर्स DCACHE कॅशे कार्यप्रदर्शन विश्लेषणासाठी चार मॉनिटर्स लागू करते:

  • दोन 32-बिट (R/W) हिट मॉनिटर: DCACHE मास्टर पोर्ट्स (डेटा आधीच कॅशेमध्ये उपलब्ध आहे) वर व्यवहार निर्माण न करता CPU ने कॅशे मेमरीमधील डेटा किती वेळा वाचला किंवा लिहिला याची गणना करते. (R/W) हिट मॉनिटर्स काउंटर अनुक्रमे DCACHE_RHMONR आणि DCACHE_WHMONR रजिस्टर्समध्ये उपलब्ध आहेत.
  • दोन 16-बिट (R/W) मिस मॉनिटर्स: CPU ने कॅशे मेमरीमधील डेटा किती वेळा वाचला किंवा लिहिला याची संख्या मोजा आणि मेमरी प्रदेशातून डेटा लोड करण्यासाठी DCACHE मास्टर पोर्ट्सवर व्यवहार व्युत्पन्न करा (डेटा आणलेला नाही कॅशेमध्ये आधीपासूनच उपलब्ध आहे). (R/W) मिस मॉनिटर्स काउंटर अनुक्रमे DCACHE_RMMONR आणि DCACHE_WMMONR रजिस्टर्समध्ये उपलब्ध आहेत.

टीप:

हे चार मॉनिटर्स त्यांची कमाल मूल्ये गाठताना गुंडाळत नाहीत. हे मॉनिटर्स DCACHE_CR रजिस्टरमधील खालील बिट्समधून व्यवस्थापित केले जातात:

  • WHITMAN बिट (अनुक्रमे WMISSMEN बिट) लेखन हिट (क्रमशः चुकणे) मॉनिटर सक्षम/थांबवण्यासाठी
  • रिड हिट (क्रमशः मिस) मॉनिटर सक्षम/थांबवण्यासाठी RHITMEN बिट (क्रमशः RMISSMEN बिट)
  • WHITMRST बिट (अनुक्रमे WMISSMRST बिट) राईट हिट (क्रमशः मिस) मॉनिटर रीसेट करण्यासाठी
  • रीड हिट (क्रमशः मिस) मॉनिटर रीसेट करण्यासाठी RHITMRST बिट (अनुक्रमे RMISSMRST बिट)

डीफॉल्टनुसार, वीज वापर कमी करण्यासाठी हे मॉनिटर्स अक्षम केले जातात.

DCACHE देखभाल
DCACHE एकाधिक देखभाल ऑपरेशन्स ऑफर करते जे DCACHE_CR मध्ये CACHECMD[2:0] द्वारे कॉन्फिगर केले जाऊ शकतात.

  • 000: कोणतेही ऑपरेशन नाही (डिफॉल्ट)
  • 001: स्वच्छ श्रेणी. कॅशेमध्ये विशिष्ट श्रेणी साफ करा
  • 010: अवैध श्रेणी. कॅशेमधील विशिष्ट श्रेणी अवैध करा
  • 010: स्वच्छ आणि अवैध श्रेणी. कॅशेमधील विशिष्ट श्रेणी साफ आणि अवैध करा

निवडलेली श्रेणी याद्वारे कॉन्फिगर केली आहे:

  • CMDSTARTADDR रजिस्टर: कमांड प्रारंभ पत्ता
  • CMDENDADDR रजिस्टर: कमांड शेवटचा पत्ता

टीप:

हे रजिस्टर CACHECMD लिहिण्यापूर्वी सेट करणे आवश्यक आहे. DCACHE_CR रजिस्टरमध्ये STARTCMD बिट सेट केल्यावर कॅशे कमांड मेंटेनन्स सुरू होतो. DCACHE DCACHE_CR रजिस्टरमध्ये CACHEINV बिट सेट करून पूर्ण CACHE अवैधतेला देखील समर्थन देते.

DCACHE सुरक्षा
DCACHE हे एक सुरक्षित परिधीय आहे जे GTZC TZSC सुरक्षित कॉन्फिगरेशन रजिस्टरद्वारे सुरक्षित म्हणून कॉन्फिगर केले जाऊ शकते. जेव्हा ते सुरक्षित म्हणून कॉन्फिगर केले जाते, तेव्हा DCACHE नोंदणींमध्ये फक्त सुरक्षित प्रवेशांना परवानगी दिली जाते. DCACHE हे GTZC TZSC विशेषाधिकार कॉन्फिगरेशन रजिस्टरद्वारे विशेषाधिकार प्राप्त म्हणून कॉन्फिगर केले जाऊ शकते. जेव्हा DCACHE हे विशेषाधिकार प्राप्त म्हणून कॉन्फिगर केले जाते, तेव्हा DCACHE नोंदणींमध्ये केवळ विशेषाधिकार प्राप्त प्रवेशांना परवानगी दिली जाते. डीफॉल्टनुसार, DCACHE GTZC TZSC द्वारे असुरक्षित आणि गैर-विशेषाधिकारप्राप्त आहे.

कार्यक्रम आणि व्यत्यय व्यवस्थापन
DCACHE_SR मध्ये ERRF ध्वज सेट करून DCACHE फंक्शनल एरर शोधून काढते. जर ERRIE बिट DCACHE_IER मध्ये सेट केला असेल तर व्यत्यय देखील तयार केला जाऊ शकतो. DCACHE अवैधतेच्या बाबतीत, कॅशे व्यस्त स्थिती पूर्ण झाल्यावर, BSYENDF ध्वज DCACHE_SR मध्ये सेट केला जातो. BSYENDIE बिट DCACHE_IER मध्ये सेट केल्यास व्यत्यय देखील निर्माण केला जाऊ शकतो. DCACHE कमांडची स्थिती CMDENF आणि BUSYCMDF द्वारे DCACHE_SR द्वारे तपासली जाऊ शकते जर CMDENDIE बिट DCACHE_IER मध्ये सेट केला असेल तर व्यत्यय देखील तयार केला जाऊ शकतो. खालील तक्त्यामध्ये DCACHE व्यत्यय आणि इव्हेंट फ्लॅग सूचीबद्ध आहेत

तक्ता 8. DCACHE इंटरप्ट आणि इव्हेंट मॅनेजमेंट बिट्स

नोंदणी करा नोंदणी करा बिट वर्णन बिट प्रवेश प्रकार
 

 

 

DCACHE_SR

 व्यस्त कॅशे पूर्ण अवैध ऑपरेशन कार्यान्वित करत आहे  

 

 

केवळ वाचनीय
BSYENDF कॅशे पूर्ण अवैध ऑपरेशन समाप्त झाले
BUSYCMDF श्रेणी कमांड कार्यान्वित करणारी कॅशे
CMDENDF रेंज कमांड एंड
ERRF कॅशिंग ऑपरेशन दरम्यान एक त्रुटी आली
 

DCACHE_IER

 ERRIE कॅशे त्रुटीसाठी व्यत्यय सक्षम करा  

वाचा/लिहा
CMDENDIE रेंज कमांड एंडवर इंटरप्ट सक्षम करा
BSYENDIE पूर्ण अवैध ऑपरेशन संपल्यावर व्यत्यय सक्षम करा
 

DCACHE_FCR

 CERRF DCACHE_SR मध्ये ERRF साफ करते  

फक्त लिहा
CCMDENDF DCACHE_SR मध्ये CMDENDF साफ करते
CBSYENDF DCACHE_SR मध्ये BSYENDF साफ करते

ICACHE आणि DCACHE कामगिरी आणि वीज वापर

बाह्य आठवणींमध्ये प्रवेश करताना ICACHE आणि DCACHE वापरल्याने अनुप्रयोग कार्यप्रदर्शन सुधारते. बाह्य स्मृतींमध्ये प्रवेश करताना CoreMark® अंमलबजावणीवर ICACHE आणि DCACHE चा प्रभाव खालील तक्ता दाखवतो.

तक्ता 9. ICACHE आणि DCACHE बाह्य आठवणींसह CoreMark अंमलबजावणीवर कार्यप्रदर्शन

(१)
CoreMark कोड CoreMark डेटा ICACHE कॉन्फिगरेशन DCACHE कॉन्फिगरेशन CoreMark स्कोअर/Mhz
अंतर्गत फ्लॅश मेमरी अंतर्गत SRAM सक्षम (2-मार्ग) अक्षम 3.89
अंतर्गत फ्लॅश मेमरी बाह्य ऑक्टो-एसपीआय पीएसआरएएम (एस-बस) सक्षम (2-मार्ग) सक्षम केले 3.89
अंतर्गत फ्लॅश मेमरी बाह्य ऑक्टो-एसपीआय पीएसआरएएम (एस-बस) सक्षम (2-मार्ग) अक्षम 0.48
बाह्य ऑक्टो-एसपीआय फ्लॅश (सी-बस) अंतर्गत SRAM सक्षम (2-मार्ग) अक्षम 3.86
बाह्य ऑक्टो-एसपीआय फ्लॅश (सी-बस) अंतर्गत SRAM अक्षम अक्षम 0.24
अंतर्गत फ्लॅश मेमरी अंतर्गत SRAM अक्षम अक्षम 2.69

चाचणी अटी:

  • लागू उत्पादन: STM32U575/585
  • सिस्टम वारंवारता: 160 MHz.
  • बाह्य ऑक्टो-एसपीआय PSRAM मेमरी: 80 MHz (DTR मोड).
  • बाह्य ऑक्टो-एसपीआय फ्लॅश मेमरी: 80 MHz (STR मोड).
  • संकलक: IAR V8.50.4.
  • अंतर्गत फ्लॅश प्रीफेच: चालू.

ICACHE आणि DCACHE वापरल्याने अंतर्गत आणि बाह्य आठवणींमध्ये प्रवेश करताना वीज वापर कमी होतो. खालील तक्ता CoreMark अंमलबजावणी दरम्यान ICACHE चा वीज वापरावर होणारा परिणाम दर्शवितो.

तक्ता 10. CoreMark अंमलबजावणी ICACHE वीज वापरावर प्रभाव

ICACHE कॉन्फिगरेशन MCU वीज वापर (mA)
सक्षम (2-मार्ग) 7.60
सक्षम (1-मार्ग) 7.13
अक्षम 8.89
  1. चाचणी अटी:
    • लागू उत्पादन: STM32U575/585
    • CoreMark कोड: अंतर्गत फ्लॅश मेमरी.
    • CoreMark डेटा: अंतर्गत SRAM.
    • अंतर्गत फ्लॅश मेमरी प्रीफेच: चालू.
    • सिस्टम वारंवारता: 160 MHz.
    • संकलक: IAR V8.32.2.
    • खंडtage श्रेणी: 1.
    • SMPS: चालू.
  2. मार्ग सेट असोसिएटिव्ह कॉन्फिगरेशन हे कोडसाठी 1-वे सेट असोसिएटिव्ह कॉन्फिगरेशनपेक्षा अधिक कार्यक्षम आहे जे कॅशेमध्ये पूर्णपणे लोड केले जाऊ शकत नाही. दरम्यान, 1-वे सेट असोसिएटिव्ह कॅशे जवळजवळ नेहमीच 2-वे सेट असोसिएटिव्ह कॅशेपेक्षा अधिक उर्जा कार्यक्षम असते. कार्यप्रदर्शन आणि वीज वापर यांच्यातील सर्वोत्तम ट्रेड-ऑफ निवडण्यासाठी, प्रत्येक कोडचे दोन्ही असोसिएटिव्हिटी कॉन्फिगरेशनमध्ये मूल्यांकन करणे आवश्यक आहे. निवड वापरकर्त्याच्या प्राधान्यावर अवलंबून असते.

निष्कर्ष

STMicroelectronics, ICACHE आणि DCACHE द्वारे विकसित केलेले पहिले कॅशे, डेटा ट्रॅफिक आणि इंस्ट्रक्शन फेचेससाठी कार्यप्रदर्शन वर्धित करून, अंतर्गत आणि बाह्य आठवणी कॅशे करण्यास सक्षम आहेत. हा दस्तऐवज ICACHE आणि DCACHE द्वारे समर्थित भिन्न वैशिष्ट्ये दर्शवितो, त्यांच्या कॉन्फिगरेशनची साधेपणा आणि लवचिकता कमी विकास खर्च आणि बाजारपेठेत जलद वेळ देते.

पुनरावृत्ती इतिहास

तक्ता 11. दस्तऐवज पुनरावृत्ती इतिहास

तारीख आवृत्ती बदल
२९-ऑक्टो-२०२४ 1 प्रारंभिक प्रकाशन.
 

 

27-फेब्रु-2020

  

 

2

 अद्यतनित:

• तक्ता 2. मेमरी प्रदेश आणि त्यांचे पत्ते

• विभाग 2.1.7 ICACHE देखभाल

• विभाग 2.1.8 ICACHE सुरक्षा
 

 

 

 

7-डिसेंबर-2021

  

 

 

 

3

 अद्यतनित:

• दस्तऐवज शीर्षक

• परिचय

• विभाग 1 ICACHE आणि DCACHE ओव्हरview

• विभाग ४ निष्कर्ष जोडले:

• विभाग 2 ICACHE आणि DCACHE वैशिष्ट्ये

• विभाग 3 ICACHE आणि DCACHE कामगिरी आणि वीज वापर
 

 

 

 

 

 

15-फेब्रु-2023

  

 

 

 

 

 

4

 अद्यतनित:

•         विभाग 2.2: STM32U5 मालिका स्मार्ट आर्किटेक्चर

•         विभाग 2.5: DCACHE ब्लॉक आकृती

•         विभाग 3.1.1: ड्युअल मास्टर्स

•         विभाग 3.1.2: 1-वे विरुद्ध 2-वे ICACHE

•         विभाग 3.1.4: कॅशे करण्यायोग्य प्रदेश आणि रीमॅपिंग वैशिष्ट्य

•         विभाग 3.2: DCACHE वैशिष्ट्ये

•         विभाग 3.2.2: DCACHE कॅशे करण्यायोग्य प्रदेश

•         विभाग 4: ICACHE आणि DCACHE कामगिरी आणि वीज वापर जोडले:

•         विभाग 1: सामान्य माहिती
 

11-मार्च-2024

  

5

 अद्यतनित:

•         विभाग 2.3: STM32H5 मालिका स्मार्ट आर्किटेक्चर

•         विभाग 3.1.1: ड्युअल मास्टर्स

महत्वाची सूचना – काळजीपूर्वक वाचा
STMicroelectronics NV आणि त्याच्या उपकंपन्या (“ST”) ST उत्पादनांमध्ये आणि/किंवा या दस्तऐवजात कोणत्याही वेळी सूचना न देता बदल, सुधारणा, सुधारणा, सुधारणा आणि सुधारणा करण्याचा अधिकार राखून ठेवतात. खरेदीदारांनी ऑर्डर देण्यापूर्वी एसटी उत्पादनांची नवीनतम संबंधित माहिती मिळवावी. ऑर्डर पावतीच्या वेळी एसटी उत्पादनांची विक्री एसटीच्या अटी आणि नियमांनुसार केली जाते. एसटी उत्पादनांची निवड, निवड आणि वापर यासाठी खरेदीदार पूर्णपणे जबाबदार आहेत आणि एसटी अर्ज सहाय्यासाठी किंवा खरेदीदारांच्या उत्पादनांच्या डिझाइनसाठी कोणतेही दायित्व गृहीत धरत नाही. कोणताही बौद्धिक संपदा अधिकाराचा कोणताही परवाना, व्यक्त किंवा निहित, एसटी द्वारे येथे दिलेला नाही. येथे नमूद केलेल्या माहितीपेक्षा वेगळ्या तरतुदींसह एसटी उत्पादनांची पुनर्विक्री अशा उत्पादनासाठी एसटीने दिलेली कोणतीही हमी रद्द करेल. एसटी आणि एसटी लोगो हे एसटीचे ट्रेडमार्क आहेत. ST ट्रेडमार्कबद्दल अतिरिक्त माहितीसाठी, www.st.com/trademarks पहा. इतर सर्व उत्पादन किंवा सेवा नावे त्यांच्या संबंधित मालकांची मालमत्ता आहेत. या दस्तऐवजातील माहिती या दस्तऐवजाच्या कोणत्याही आधीच्या आवृत्त्यांमध्ये पूर्वी पुरवलेल्या माहितीची जागा घेते आणि पुनर्स्थित करते. © 2024 STMicroelectronics – सर्व हक्क राखीव

कागदपत्रे / संसाधने

STMicroelectronics STM32H5 मालिका मायक्रोकंट्रोलर्स [pdf] वापरकर्ता मॅन्युअल
STM32H5 मालिका मायक्रोकंट्रोलर, STM32H5, मालिका मायक्रोकंट्रोलर्स, मायक्रोकंट्रोलर्स

संदर्भ

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *