मायक्रोचिप Xilinx स्पार्टन 6 उदाampले रूपांतरण

स्मार्ट, कनेक्टेड आणि सुरक्षित एम्बेडेड कंट्रोल सोल्यूशन्सचा अग्रगण्य प्रदाता

Libero® SoC डिझाइन सूट प्रकल्प तयार करा

ISE® प्रकल्प निर्देशिकेत रूपांतरण-स्क्रिप्ट ठेवा
python conv_xise_1v0.py -t .xise

Libero SoC Design Suite उघडा आणि तयार केलेली TCL-script चालवा

प्रकल्प तयार केला आहे परंतु गहाळ आहे:

• IP: BlockRAM, my_clocks
• आर्किटेक्चरल बेस-ब्लॉक्स: bufg

चालू ठेवले

रूपांतरणासाठी समर्थित लक्ष्य आर्किटेक्चर

• MPFS: PolarFire® SoC
• MPF: पोलरफायर एफपीजीए
• M2S: SmartFusion®2
• M2GL: IGLOO®2
• AGL: IGLOO
• A3P: ProASIC®3

IGLOO आणि ProASIC3 डिव्हाइसेसना Libero SoC आवृत्ती 11.9 किंवा त्यापूर्वीची आवश्यक आहे

Libero SoC च्या नवीनतम आवृत्तीमध्ये समर्थित इतर आर्किटेक्चर्स

PLL आणि DCM बदला

• Libero ® SoC डिझाईन सूट मध्ये IP कॅटलॉग निवडा
• आवश्यक फ्रिक्वेन्सीसाठी क्लॉक कंडिशनिंग सर्किट (CCC) तयार करा
• रीसेट करण्यासाठी प्रगत" टॅब निवडा

वैयक्तिक घड्याळ बफर बदला

डिझाईन्समध्ये अनेकदा इन्स्टंटिएटेड क्लॉक बफर (BUFG) असतात

• विक्रेता विशिष्ट लायब्ररी
• Unisim => स्मार्टफ्यूजन, स्मार्टफ्यूजन2, ध्रुवीय फायर

इन्स्टिटेशन्स चे बदल

• BUFG => CLKINT

दस्तऐवजीकरण: मॅक्रो लायब्ररी मार्गदर्शक

• SmartFusion®, IGLOO® आणि ProASIC®3
• SmartFusion2 आणि IGLOO2
• PolarFire ®

ब्लॉक रॅम बदला

• IP कॅटलॉगमधून नवीन LSRAM तयार करा
• LSRAM कॉन्फिगर करा

शिम तयार करा

• ब्लॉक रॅमचा विद्यमान पोर्ट नकाशा घ्या
• नवीन एचडीएल तयार करा file
• शिमचा पोर्ट नकाशा अनुकूल करा

शिममध्ये LSRAM इन्स्टंट करा

• IP वरून अस्तित्व घोषणा घ्या file
• उदाहरणासह शिम पोर्ट कनेक्ट करा

डिझाइन पदानुक्रम अद्यतनित करा

बिल्ड हाइरार्की क्लिक करा"

रूट डिझाइन अंतर्गत स्त्रोतांचे एकत्रीकरण

एचडीएलमधील चुका दुरुस्त करा

संश्लेषण चालवा

• साधनांद्वारे नोंदवलेले संभाव्य टायपो योग्य करा

अडथळे

मर्यादा व्यवस्थापित करा" वर डबल क्लिक करा

वेळेची मर्यादा प्रविष्ट करा

व्युत्पन्न मर्यादा तयार करा"

व्युत्पन्न मर्यादा:

• पीएलएल कार्यक्षमता घ्या (गुणा/फेज शिफ्ट)
• बंधने “b ehind” घड्याळ बदल

"डेरिव्ह कंस्ट्रेंट्स" वर क्लिक करा

• अतिरिक्त SDC लोकसंख्या file

घड्याळ डोमेन क्रॉसिंग मर्यादित करा

पिन नियुक्त करा

• प्रतिबंध व्यवस्थापक
• टेबलद्वारे असाइनमेंट पिन करा
• पॅकेजद्वारे असाइनमेंट पिन करा

डिझाइनची अंमलबजावणी करा

• ठिकाण आणि मार्ग डिझाइन
• वेळ तपासा आणि वेळ बंद करा
  (clock डोमेनवर सेट_फॉल्स_पाथ
• बिटस्ट्रीम तयार करा

झाले
तुमच्या नवीन FPGA डिझाइनच्या दीर्घायुष्याचा आनंद घ्या

2022 Microchip Technology Inc. आणि त्याच्या सहाय्यक कंपन्या

कागदपत्रे / संसाधने

मायक्रोचिप Xilinx स्पार्टन 6 उदाampले रूपांतरण [pdf] वापरकर्ता मार्गदर्शक Xilinx Spartan 6 माजीample रूपांतरण, Xilinx, Spartan 6 माजीampले रूपांतरण, उदाampले रूपांतरण

संदर्भ

• वापरकर्ता मॅन्युअल