ध्रुवीय फायर FPGA वापरकर्ता मार्गदर्शकासाठी MICROCHIP UG0877 SLVS-EC रिसीव्हर
पुनरावृत्ती इतिहास
पुनरावृत्ती इतिहास दस्तऐवजात लागू केलेल्या बदलांचे वर्णन करतो. वर्तमान प्रकाशनापासून सुरू होणारे बदल पुनरावृत्तीद्वारे सूचीबद्ध केले जातात.
पुनरावृत्ती 4.0
या दस्तऐवजाच्या पुनरावृत्ती 4.0 मध्ये केलेल्या बदलांचा सारांश खालीलप्रमाणे आहे.
- आकृती 2, पृष्ठ 2, आकृती 3, पृष्ठ 3, आकृती 8, पृष्ठ 6, आणि आकृती 9, पृष्ठ 7 बदलले.
- काढलेला विभाग पीएलएल प्रसारित करा, पृष्ठ 4.
- तक्ता 1, पृष्ठ 3, तक्ता 3, पृष्ठ 7, तक्ता 4, पृष्ठ 7, आणि तक्ता 5, पृष्ठ 8 अद्यतनित केले.
- पिक्सेल घड्याळ निर्मितीसाठी विभाग पीएलएल अद्यतनित, पृष्ठ 4.
- अद्यतनित विभाग कॉन्फिगरेशन पॅरामीटर्स, पृष्ठ 7.
पुनरावृत्ती 3.0
या दस्तऐवजाच्या पुनरावृत्ती 3.0 मध्ये केलेल्या बदलांचा सारांश खालीलप्रमाणे आहे.
- SLVS-EC IP, पृष्ठ 2
- पृष्ठ 3 वरील तक्ता 7
पुनरावृत्ती 2.0
या दस्तऐवजाच्या पुनरावृत्ती 2.0 मध्ये केलेल्या बदलांचा सारांश खालीलप्रमाणे आहे.
- SLVS-EC IP, पृष्ठ 2
- ट्रान्सीव्हर कॉन्फिगरेशन, पृष्ठ 3
- पृष्ठ 3 वरील तक्ता 7
पुनरावृत्ती 1.0
पुनरावृत्ती 1.0 हे या दस्तऐवजाचे पहिले प्रकाशन होते
एसएलव्हीएस-ईसी आयपी
SLVS-EC हा पुढील पिढीतील उच्च-रिझोल्यूशन CMOS इमेज सेन्सरसाठी सोनीचा हाय-स्पीड इंटरफेस आहे. एम्बेडेड क्लॉक तंत्रज्ञानामुळे हे मानक लेन-टू-लेन स्क्यूला सहनशील आहे. हे उच्च-गती आणि लांब-अंतराच्या प्रसारणाच्या दृष्टीने बोर्ड-स्तरीय डिझाइन सुलभ करते. SLVS-EC Rx IP कोर पोलरफायर FPGA साठी इमेज सेन्सर डेटा प्राप्त करण्यासाठी SLVS-EC इंटरफेस प्रदान करतो. IP 4.752 Gbps पर्यंतच्या गतीला सपोर्ट करतो. IP कोर RAW 8, RAW 10 आणि RAW 12 कॉन्फिगरेशनसाठी दोन, चार आणि आठ लेनला सपोर्ट करतो. खालील आकृती SLVS-EC कॅमेरा सोल्यूशनसाठी सिस्टम आकृती दर्शवते.
आकृती 1 • SLVS-EC IP ब्लॉक आकृती
पोलर फायर® ट्रान्सीव्हर SLVS-EC सेन्सरसाठी PHY इंटरफेस म्हणून वापरला जातो कारण SLVS-EC इंटरफेस एम्बेडेड क्लॉक तंत्रज्ञान वापरतो. हे 8b10b एन्कोडिंग देखील वापरते, जे पोलरफायर ट्रान्सीव्हर वापरून पुनर्प्राप्त केले जाऊ शकते. PolarFire FPGA मध्ये 24 लो-पॉवर 12.7 Gbps पर्यंत ट्रान्सीव्हर लेन आहेत. या ट्रान्सीव्हर लेन्स SLVS-EC PHY रिसीव्हर लेन म्हणून कॉन्फिगर केल्या जाऊ शकतात. मागील आकृतीमध्ये दाखवल्याप्रमाणे, ट्रान्सीव्हर आउटपुट SLVS-EC Rx IP कोरशी जोडलेले आहेत.
SLVS-EC रिसीव्हर सोल्यूशन
खालील आकृती SLVS-EC IP ची Libero SoC सॉफ्टवेअर टॉप लेव्हल डिझाइन अंमलबजावणी आणि SLVS-EC रिसीव्हर सोल्यूशनसाठी आवश्यक घटक दर्शविते.
आकृती 2 • SLVS-EC IP स्मार्टडिझाइन
ट्रान्सीव्हर कॉन्फिगरेशन
खालील आकृती ट्रान्सीव्हर इंटरफेस कॉन्फिगरेशन दर्शवते.
आकृती 3 • ट्रान्सीव्हर इंटरफेस कॉन्फिगरेटर
ट्रान्सीव्हर दोन किंवा चार लेनमध्ये कॉन्फिगर केले जाऊ शकते. तसेच, ट्रान्सीव्हरचा वेग "ट्रान्सिव्हर डेटा रेट" वर सेट केला जाऊ शकतो. SLVS-EC इंटरफेस खालील सारणीमध्ये सूचीबद्ध केल्याप्रमाणे दोन बॉड दरांना समर्थन देतो.
तक्ता 1 • SLVS-EC बॉड दर
| बॉड ग्रेड | बॉड रेट Mbps मध्ये |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
पिक्सेल घड्याळ निर्मितीसाठी पीएलएल
ट्रान्सीव्हर व्युत्पन्न फॅब्रिक घड्याळ म्हणजेच LANE0_RX_CLOCK मधून पिक्सेल घड्याळ व्युत्पन्न करण्यासाठी PLL आवश्यक आहे. पिक्सेल घड्याळ तयार करण्यासाठी खालील सूत्र आहे.
पिक्सेल घड्याळ = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
खालील चित्रात दाखवल्याप्रमाणे RAW 8 साठी PF_CCC कॉन्फिगर करा.
आकृती 4 • घड्याळ कंडिशनिंग सर्किटरी
डिझाइन वर्णन
खालील आकृती SLVS-EC फ्रेम स्वरूपाची रचना दर्शवते.
आकृती 5 • SLVS-EC फ्रेम फॉरमॅट स्ट्रक्चर
पॅकेट हेडरमध्ये वैध ओळींसह फ्रेम स्टार्ट आणि एंड सिग्नलची माहिती असते. SLVS-EC पॅकेट तयार करण्यासाठी PHY नियंत्रण कोड पॅकेट शीर्षलेखाच्या वर जोडले जातात. खालील तक्त्यामध्ये SLVS-EC प्रोटोकॉलमध्ये वापरल्या जाणार्‍या भिन्न PHY कंट्रोल कोडची सूची आहे.
तक्ता 2 • PHY नियंत्रण कोड
PHY नियंत्रण कोड 8b10b चिन्ह संयोजन
प्रारंभ कोड K.28.5 - K.27.7 - K.28.2 - K.27.7
शेवटचा कोड K.28.5 - K.29.7 - K.30.7 - K.29.7
पॅड कोड K.23.7 - K.28.4 - K.28.6 - K.28.3
सिंक कोड के.२८.५ – डी.१०.५ – डी.१०.५ – डी.१०.५
निष्क्रिय कोड D.00.0 - D.00.0 - D.00.0 - D.00.0
SLVS-EC RX IP कोर
हा विभाग SLVS-EC रिसीव्हर IP च्या हार्डवेअर अंमलबजावणी तपशीलांचे वर्णन करतो. खालील आकृती Sony SLVS-EC रिसीव्हर सोल्यूशन दर्शवते ज्यामध्ये पोलर फायर SLVS-EC RX IP आहे. हा IP पोलर फायर ट्रान्सीव्हर इंटरफेस ब्लॉकच्या संयोगाने वापरला जातो. खालील आकृती SLVS-EC Rx IP चे अंतर्गत ब्लॉक्स दाखवते.
आकृती 6 • SLVS-EC RX IP चे अंतर्गत ब्लॉक
अलाइनर
हे मॉड्यूल पोलरफायर ट्रान्सीव्हर ब्लॉक्समधून डेटा प्राप्त करते आणि सिंक कोडला संरेखित करते. हे मॉड्यूल ट्रान्सीव्हरकडून प्राप्त झालेल्या बाइट्समध्ये सिंक कोड शोधते आणि बाइटच्या सीमारेषेला लॉक करते.
slvsec_phy_rx बद्दल
हे मॉड्यूल अलाइनरकडून डेटा प्राप्त करते आणि येणारे SLVS PHY पॅकेट्स डीकोड करते. हे मॉड्यूल सिंक्रोनाइझेशन क्रमातून जाते आणि नंतर, स्टार्ट कोडपासून सुरू होणारे pkt_en सिग्नल व्युत्पन्न करते आणि शेवटी कोडवर समाप्त होते. हे डेटा पॅकेटमधून PAD कोड देखील काढून टाकते आणि पुढील मॉड्यूलवर डेटा पाठवते जे slvsrx_decoder आहे.
slvsrx_डिकोडर
हे मॉड्यूल slvsec_phy_rx मॉड्यूलमधून डेटा प्राप्त करते आणि पेलोडमधून पिक्सेल डेटा काढते. हे मॉड्यूल प्रति लेन प्रति घड्याळ चार पिक्सेल काढते आणि आउटपुटवर पाठवते. हे सक्रिय व्हिडिओ डेटा प्रमाणित करणार्‍या सक्रिय रेषांसाठी लाइन वैध सिग्नल व्युत्पन्न करते. हे SLVS-EC पॅकेट्सच्या पॅकेट शीर्षलेखातील फ्रेम स्टार्ट आणि फ्रेम एंड बिट्स पाहून फ्रेम वैध सिग्नल देखील तयार करते.
डेटा डीकोडिंग राज्यांसह FSM
खालील आकृती SLVS-EC RX IP साठी FSM दर्शवते.
आकृती 7 • SLVS-EC RX IP साठी FSM
SLVS-EC रिसीव्हर IP कॉन्फिगरेशन
खालील आकृती SLVS-EC रिसीव्हर IP कॉन्फिगरेटर दाखवते.
आकृती 8 • SLVS-EC रिसीव्हर IP कॉन्फिगरेटर
कॉन्फिगरेशन पॅरामीटर्स
खालील तक्त्यामध्ये SLVS-EC रिसीव्हर IP ब्लॉकच्या हार्डवेअर अंमलबजावणीमध्ये वापरलेल्या कॉन्फिगरेशन पॅरामीटर्सचे वर्णन दिले आहे. हे जेनेरिक पॅरामीटर्स आहेत आणि अर्ज आवश्यकतांवर आधारित बदलू शकतात.
तक्ता 3 • कॉन्फिगरेशन पॅरामीटर्स
नाव वर्णन
डेटा_रुंदी इनपुट पिक्सेल डेटा रुंदी. RAW 8, RAW 10 आणि RAW 12 ला सपोर्ट करते.
LANE_WIDTH क्रमांक SLVS-EC लेन. दोन, चार आणि आठ लेनला सपोर्ट करते.
बुफ_डेप्थ बफरची खोली. सक्रिय व्हिडिओ लाइनमध्ये सक्रिय पिक्सेलची संख्या.
खालील समीकरण वापरून बफर खोलीची गणना केली जाऊ शकते:
BUFF_DEPTH = सील (क्षैतिज रिझोल्यूशन * RAW रुंदी) / (32 * लेन रुंदी))
Example: RAW रुंदी = 8, लेन रुंदी = 4, आणि क्षैतिज रिझोल्यूशन = 1920 पिक्सेल
BUFF_DEPTH = कमाल मर्यादा (1920 * 8)/ (32*4)) = 120
इनपुट आणि आउटपुट
खालील तक्त्यामध्ये SLVS-EC RX IP कॉन्फिगरेशन पॅरामीटर्सचे इनपुट आणि आउटपुट पोर्ट सूचीबद्ध आहेत
तक्ता 4 • इनपुट आणि आउटपुट पोर्ट्स
| सिग्नलचे नाव | दिशा | रुंदी | वर्णन |
| लेन# _RX_CLK | इनपुट | 1 | त्या विशिष्ट लेनसाठी ट्रान्सीव्हरमधून घड्याळ पुनर्प्राप्त केले |
| लेन#_RX_READY | इनपुट | 1 | लेनसाठी डेटा तयार सिग्नल |
| लेन# _RX_VALID | इनपुट | 1 | लेनसाठी डेटा वैध सिग्नल |
| लेन#_RX_DATA | इनपुट | 32 | लेनने ट्रान्सीव्हरमधून डेटा पुनर्प्राप्त केला |
| लाइन_व्हॅलिड_ओ | आउटपुट | 1 | एका ओळीत सक्रिय पिक्सेलसाठी डेटा वैध सिग्नल |
| फ्रेम_व्हॅलिड_ओ | आउटपुट | 1 | फ्रेममधील सक्रिय रेषांसाठी वैध सिग्नल |
| डेटा_आउट_ओ | आउटपुट | डेटा_रुंदी*लेन_रुंदी*४ | पिक्सेल डेटा आउटपुट |
वेळ आकृती
खालील आकृती SLVS-EC IP टाइमिंग आकृती दर्शवते.
आकृती 9 • SLVS-EC IP टाइमिंग डायग्राम
संसाधनाचा वापर
खालील तक्त्यामध्ये संसाधनाचा वापर दर्शविला आहेample SLVS-EC रिसीव्हर कोर RAW 300 आणि चार लेन आणि 1 क्षैतिज रिझोल्यूशन कॉन्फिगरेशनसाठी, PolarFire FPGA (MPF1152TS-8FCG1920I पॅकेज) मध्ये लागू केले आहे.
तक्ता 5 • संसाधनाचा वापर
| घटक | वापर |
| डीएफएफ | 3001 |
| 4-इनपुट LUTs | 1826 |
| LSRAMs | 16 |
कागदपत्रे / संसाधने
 |
पोलरफायर एफपीजीएसाठी मायक्रोचिप UG0877 SLVS-EC रिसीव्हर [pdf] वापरकर्ता मार्गदर्शक PolarFire FPGA साठी UG0877, UG0877 SLVS-EC रिसीव्हर, PolarFire FPGA साठी SLVS-EC रिसीव्हर, PolarFire FPGA साठी रिसीव्हर, PolarFire FPGA |
