सामग्री लपवा

2.2 अनुकरण

2.3 संसाधनाचा वापर

3 उत्पादन वापर सूचना

3.1 पायरी 1: हार्डवेअर अंमलबजावणी

3.2 पायरी 2: सिम्युलेशन

3.3 पायरी 3: संसाधनांचा वापर

3.3.1 कागदपत्रे / संसाधने

3.3.1.1 संदर्भ

3.3.2 संबंधित पोस्ट

UG0644 DDR AXI आर्बिटर

उत्पादन माहिती

DDR AXI आर्बिटर हा हार्डवेअर घटक आहे जो प्रदान करतो
DDR-SDRAM ऑन-चिप कंट्रोलर्ससाठी 64-बिट AXI मास्टर इंटरफेस.
हे सामान्यतः बफरिंगसाठी व्हिडिओ अनुप्रयोगांमध्ये वापरले जाते आणि
व्हिडिओ पिक्सेल डेटावर प्रक्रिया करणे. उत्पादन वापरकर्ता मॅन्युअल प्रदान करते
हार्डवेअर अंमलबजावणीवर तपशीलवार माहिती आणि सूचना,
सिम्युलेशन आणि संसाधनांचा वापर.

हार्डवेअर अंमलबजावणी

DDR AXI आर्बिटर DDR-SDRAM सह इंटरफेस करण्यासाठी डिझाइन केले आहे
ऑन-चिप नियंत्रक. हे 64-बिट AXI मास्टर इंटरफेस प्रदान करते
जे व्हिडिओ पिक्सेल डेटाची जलद प्रक्रिया सक्षम करते. उत्पादन वापरकर्ता
मॅन्युअल DDR AXI चे तपशीलवार डिझाइन वर्णन प्रदान करते
आर्बिटर आणि त्याची हार्डवेअर अंमलबजावणी.

अनुकरण

उत्पादन वापरकर्ता मॅन्युअल अनुकरण करण्यासाठी सूचना प्रदान करते
MSS स्मार्टडिझाइन आणि टेस्टबेंच टूल्स वापरून DDR AXI आर्बिटर. या
साधने वापरकर्त्यास डिझाइनची शुद्धता सत्यापित करण्यास सक्षम करतात आणि
हार्डवेअर घटकाचे योग्य कार्य सुनिश्चित करा.

संसाधनाचा वापर

DDR AXI आर्बिटर सिस्टम संसाधने जसे की लॉजिक वापरतो
सेल, मेमरी ब्लॉक्स आणि राउटिंग संसाधने. उत्पादन वापरकर्ता
मॅन्युअल एक तपशीलवार संसाधन वापर अहवाल प्रदान करते जे
DDR AXI आर्बिटरच्या संसाधन आवश्यकतांची रूपरेषा देते. या
माहितीचा वापर हार्डवेअर घटक करू शकतो याची खात्री करण्यासाठी केला जाऊ शकतो
उपलब्ध प्रणाली संसाधनांमध्ये लागू केले जावे.

उत्पादन वापर सूचना

खालील सूचना कशा वापरायच्या याबद्दल मार्गदर्शन करतात
DDR AXI आर्बिटर:

पायरी 1: हार्डवेअर अंमलबजावणी

इंटरफेसमध्ये DDR AXI आर्बिटर हार्डवेअर घटक लागू करा
DDR-SDRAM ऑन-चिप कंट्रोलर्ससह. डिझाइनचे अनुसरण करा
योग्य खात्री करण्यासाठी उत्पादन वापरकर्ता मॅन्युअल मध्ये प्रदान केलेले वर्णन
हार्डवेअर घटकाची अंमलबजावणी.

पायरी 2: सिम्युलेशन

MSS SmartDesign आणि वापरून DDR AXI आर्बिटर डिझाइनचे अनुकरण करा
टेस्टबेंच साधने. उत्पादनामध्ये दिलेल्या सूचनांचे अनुसरण करा
डिझाइनची शुद्धता सत्यापित करण्यासाठी आणि खात्री करण्यासाठी वापरकर्ता पुस्तिका
हार्डवेअर घटकाचे योग्य कार्य.

पायरी 3: संसाधनांचा वापर

Review उत्पादनामध्ये प्रदान केलेला संसाधन वापर अहवाल
DDR AXI च्या संसाधन आवश्यकता निर्धारित करण्यासाठी वापरकर्ता पुस्तिका
आर्बिटर. हार्डवेअर घटक लागू केले जाऊ शकतात याची खात्री करा
उपलब्ध प्रणाली संसाधनांमध्ये.

या सूचनांचे पालन करून, तुम्ही डीडीआरचा प्रभावीपणे वापर करू शकता
व्हिडिओ पिक्सेल डेटा बफरिंगसाठी AXI आर्बिटर हार्डवेअर घटक आणि
व्हिडिओ अनुप्रयोगांमध्ये प्रक्रिया करणे.

View Fullscreen

UG0644 वापरकर्ता मार्गदर्शक
DDR AXI आर्बिटर
फेब्रुवारी 2018

DDR AXI आर्बिटर
सामग्री
1 पुनरावृत्ती इतिहास ……………………………………………………………………………………………………………….. 1
१.१ पुनरावृत्ती ५.० ………………………………………………………………………………………………………………. 1.1 5.0 पुनरावृत्ती 1 ………………………………………………………………………………………………………………. 1.2 4.0 पुनरावृत्ती 1 ………………………………………………………………………………………………………………. १ १.४ पुनरावृत्ती २.० ………………………………………………………………………………………………………………. 1.3 3.0 पुनरावृत्ती 1 ………………………………………………………………………………………………………………. १
2 परिचय ………………………………………………………………………………………………………………….. 2 3 हार्डवेअर अंमलबजावणी ……………………………………………………………………………………………… 3
3.1 डिझाइन वर्णन ……………………………………………………………………………………………………… 3 3.2 इनपुट आणि आउटपुट ……………………………………………………………………………………………………….. 5 3.3 कॉन्फिगरेशन पॅरामीटर्स ……… …………………………………………………………………………………………. 13 3.4 वेळ आकृती ………………………………………………………………………………………………………. 14 3.5 कसोटीपीठ ………………………………………………………………………………………………………………………. 16
३.५.१ MSS स्मार्टडिझाइनचे अनुकरण करणे …………………………………………………………………………………………………. 3.5.1 25 टेस्टबेंचचे अनुकरण करणे ………………………………………………………………………………………………………. 3.5.2 30 संसाधनांचा वापर ……………………………………………………………………………………………………………………… 3.6
UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

पुनरावृत्ती इतिहास

पुनरावृत्ती इतिहास दस्तऐवजात लागू केलेल्या बदलांचे वर्णन करतो. सर्वात वर्तमान प्रकाशनापासून सुरू होणारे बदल पुनरावृत्तीद्वारे सूचीबद्ध केले जातात.

1.1

पुनरावृत्ती 5.0

या दस्तऐवजाच्या पुनरावृत्ती 5.0 मध्ये, संसाधन वापर विभाग आणि संसाधन वापर अहवाल

अद्यतनित केले होते. अधिक माहितीसाठी, संसाधन वापर पहा (पृष्ठ 31 पहा).

1.2

पुनरावृत्ती 4.0

या दस्तऐवजाच्या पुनरावृत्ती 4.0 मधील बदलांचा सारांश खालीलप्रमाणे आहे.

टेबलमध्ये टेस्टबेंच कॉन्फिगरेशन पॅरामीटर्स जोडले. अधिक माहितीसाठी, कॉन्फिगरेशन पॅरामीटर्स पहा (पृष्ठ 16 पहा).. टेस्टबेंच वापरून कोर सिम्युलेट करण्यासाठी माहिती जोडली. अधिक माहितीसाठी, Testbench पहा (पृष्ठ 16 पहा). टेबलमधील DDR AXI आर्बिटर व्हॅल्यूजसाठी रिसोर्स युटिलायझेशन अपडेट केले. अधिक माहितीसाठी, संसाधन वापर पहा (पृष्ठ 31 पहा).

1.3

पुनरावृत्ती 3.0

या दस्तऐवजाच्या पुनरावृत्ती 3.0 मधील बदलांचा सारांश खालीलप्रमाणे आहे.

लेखन चॅनेल 8 आणि 1 साठी 2-बिट माहिती जोडली. अधिक माहितीसाठी, डिझाइन वर्णन पहा (पृष्ठ 3 पहा). अद्ययावत टेस्टबेंच विभाग. अधिक माहितीसाठी, Testbench पहा (पृष्ठ 16 पहा).

1.4

पुनरावृत्ती 2.0

या दस्तऐवजाच्या पुनरावृत्ती 2.0 मध्ये, टेस्टबेंच विभागात आकडे आणि तक्ते अद्यतनित केले गेले.

अधिक माहितीसाठी, Testbench पहा (पृष्ठ 16 पहा).

1.5

पुनरावृत्ती 1.0

पुनरावृत्ती 1.0 हे या दस्तऐवजाचे पहिले प्रकाशन होते

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

परिचय

आठवणी कोणत्याही ठराविक व्हिडिओ आणि ग्राफिक्स ऍप्लिकेशन्सचा अविभाज्य भाग आहेत. ते व्हिडिओ पिक्सेल डेटा बफर करण्यासाठी वापरले जातात. एक सामान्य बफरिंग माजीample हे डिस्प्ले फ्रेम बफर आहे ज्यामध्ये फ्रेमसाठी संपूर्ण व्हिडिओ पिक्सेल डेटा मेमरीमध्ये बफर केला जातो.

ड्युअल डेटा रेट (DDR)-सिंक्रोनस DRAM (SDRAM) ही बफरिंगसाठी व्हिडिओ ऍप्लिकेशन्समध्ये सामान्यतः वापरल्या जाणाऱ्या आठवणींपैकी एक आहे. SDRAM चा वापर त्याच्या वेगामुळे केला जातो जो व्हिडिओ सिस्टममध्ये जलद प्रक्रियेसाठी आवश्यक असतो.

खालील आकृती एक माजी दर्शवतेampव्हिडिओ ऍप्लिकेशनसह इंटरफेसिंग DDR-SDRAM मेमरीच्या सिस्टम-स्तरीय आकृतीचे le.

आकृती 1 · DDR-SDRAM मेमरी इंटरफेसिंग

मायक्रोसेमी SmartFusion®2 सिस्टम-ऑन-चिप (SoC) मध्ये, फील्ड प्रोग्राम करण्यायोग्य दिशेने 64-बिट प्रगत एक्स्टेंसिबल इंटरफेस (AXI) आणि 32-बिट प्रगत उच्च-कार्यक्षमता बस (AHB) स्लेव्ह इंटरफेससह दोन ऑन-चिप DDR नियंत्रक आहेत. गेट ॲरे (FPGA) फॅब्रिक. ऑन-चिप DDR कंट्रोलर्सना इंटरफेस केलेली DDR-SDRAM मेमरी वाचण्यासाठी आणि लिहिण्यासाठी AXI किंवा AHB मास्टर इंटरफेस आवश्यक आहे.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

हार्डवेअर अंमलबजावणी

3.1

डिझाइन वर्णन

DDR AXI आर्बिटर DDR-SDRAM ऑन-चिप कंट्रोलर्सना 64-बिट AXI मास्टर इंटरफेस प्रदान करते.

SmartFusion2 उपकरणे. DDR AXI आर्बिटरकडे चार रीड चॅनेल आणि दोन राइट चॅनेल आहेत

वापरकर्ता तर्क. AXI रीडमध्ये प्रवेश प्रदान करण्यासाठी ब्लॉक चार रीड चॅनेल दरम्यान मध्यस्थी करते

राउंड-रॉबिन पद्धतीने चॅनेल. जोपर्यंत रीड चॅनल 1 मास्टरची रीड रिक्वेस्ट जास्त आहे, AXI

त्याला रीड चॅनेल वाटप केले आहे. रीड चॅनल 1 मध्ये 24-बिटची आउटपुट डेटा रुंदी निश्चित केली आहे. चॅनेल 2, 3 वाचा,

आणि 4 8-बिट, 24-बिट किंवा 32-बिट डेटा आउटपुट रुंदी म्हणून कॉन्फिगर केले जाऊ शकते. हे जागतिक द्वारे निवडले जाते

कॉन्फिगरेशन पॅरामीटर.

ब्लॉक राऊंड-रॉबिन पद्धतीने AXI लेखन चॅनेलमध्ये प्रवेश प्रदान करण्यासाठी दोन लेखन चॅनेल दरम्यान मध्यस्थी देखील करतो. दोन्ही लेखन वाहिन्यांना समान प्राधान्य आहे. लेखन चॅनेल 1 आणि 2 8-बिट, 24-बिट किंवा 32-बिट इनपुट डेटा रुंदी म्हणून कॉन्फिगर केले जाऊ शकते.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
खालील आकृती DDR AXI आर्बिटरचे शीर्ष-स्तरीय पिन-आउट आकृती दर्शवते. आकृती 2 · DDR AXI आर्बिटर ब्लॉकचा टॉप-लेव्हल ब्लॉक आकृती

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
खालील आकृती SmartFusion2 उपकरणामध्ये पोर्ट केलेल्या DDR AXI आर्बिटर ब्लॉकसह प्रणालीचे उच्च-स्तरीय ब्लॉक आकृती दर्शवते. आकृती 3 · SmartFusion2 उपकरणावरील DDR AXI आर्बिटरचे सिस्टम-लेव्हल ब्लॉक आकृती

3.2

इनपुट आणि आउटपुट
खालील तक्त्यामध्ये DDR AXI आर्बिटरचे इनपुट आणि आउटपुट पोर्ट आहेत.

तक्ता 1 · DDR AXI आर्बिटरचे इनपुट आणि आउटपुट पोर्ट

सिग्नलचे नाव RESET_N_I

दिशा इनपुट

रुंदी

SYS_CLOCK_I BUFF_READ_CLOCK_I

इनपुट इनपुट

rd_req_1_i rd_ack_o

इनपुट आउटपुट

rd_done_1_o start_read_addr_1_i

आउटपुट इनपुट

bytes_to_read_1_i

इनपुट

video_rdata_1_o

आउटपुट

[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]

वर्णन
डिझाइन करण्यासाठी सक्रिय कमी असिंक्रोनस रीसेट सिग्नल
सिस्टम घड्याळ
चॅनेलचे अंतर्गत बफर वाचन घड्याळ लिहा, SYS_CLOCK_I वारंवारता दुप्पट असणे आवश्यक आहे
मास्टर 1 ची विनंती वाचा
मास्टर 1 कडून विनंती वाचण्याची आर्बिटर पोचपावती
मास्टर 1 पूर्ण करणे वाचा
रीड चॅनल 1 साठी डीडीआर पत्ता जिथून रिड सुरू करावे लागेल
रीड चॅनल 1 वरून वाचण्यासाठी बाइट्स
रीड चॅनल 1 वरून व्हिडिओ डेटा आउटपुट

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

सिग्नलचे नाव rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i

दिशा आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
इनपुट
इनपुट इनपुट

रुंदी
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1) ३) – १ : ०] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH3 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AWIDTH + 1) - 0 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4):3] [(g_AXI_AWIDTH_1) AWIDTH + 0) - 4 : 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):0]

वर्णन रीड चॅनेलवरून वैध डेटा वाचा 1 मास्टर 2 कडून विनंती वाचा आर्बिटरकडून मास्टर 2 कडील विनंती वाचण्याची पावती वाचा पूर्णता मास्टर 2 डीडीआर पत्त्यावर जिथून रीड चॅनल 2 बाइट्स रीड चॅनल 2 व्हिडिओ डेटामधून वाचण्यासाठी वाचन सुरू करावे लागेल. रीड चॅनल 2 वरून आउटपुट 2 वाचलेल्या चॅनेलवरून वैध डेटा वाचा 3 मास्टर 3 आर्बिटरकडून विनंती वाचा मास्टर 3 कडून विनंती वाचण्याची पावती मास्टर 3 डीडीआर पत्त्यावर पूर्णता वाचा जिथून रीड चॅनल 3 बाइट्स वाचण्यासाठी रीड सुरू करावे लागेल चॅनल 3 रीड चॅनल वरून व्हिडिओ डेटा आउटपुट 3 रीड चॅनेलवरून वैध डेटा वाचा 4 मास्टर 4 आर्बिटर कडून विनंती वाचा मास्टर 4 कडून विनंती वाचण्याची पावती मास्टर 4 डीडीआर पत्त्यावर पूर्णता वाचा जिथून रीड चॅनल 4 बाइट्ससाठी वाचणे सुरू करावे लागेल रीड चॅनल वरून वाचन करा 4 रीड चॅनलवरून व्हिडिओ डेटा आउटपुट 4 रीड चॅनलवरून वैध डेटा वाचा 1 मास्टर 1 कडून विनंती लिहा आर्बिटर मास्टर 1 कडून विनंती लिहिण्याची पावती मास्टर 1 डीडीआर पत्त्यावर पूर्णता लिहा ज्यावर लेखन चॅनेल 1 वरून व्हायचे आहे लेखन चॅनेल 1 वरून लिहीले जाणारे बाइट्स व्हिडिओ डेटा चॅनल XNUMX लिहिण्यासाठी इनपुट
चॅनल 1 लिहिण्यासाठी वैध डेटा लिहा मास्टर 1 कडून विनंती लिहा

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

सिग्नलचे नाव wr_ack_2_o

दिशा आउटपुट

wr_done_2_o start_write_addr_2_i

आउटपुट इनपुट

bytes_to_write_2_i

इनपुट

video_wdata_2_i

इनपुट

wdata_valid_2_i AXI I/F सिग्नल वाचा पत्ता चॅनेल m_arid_o

इनपुट आउटपुट

m_araddr_o

आउटपुट

m_arlen_o

आउटपुट

m_arsize_o m_arburst_o

आउटपुट आउटपुट

m_arlock_o

आउटपुट

m_arcache_o

आउटपुट

m_arprot_o

आउटपुट

रुंदी
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]

वर्णन मास्टर 2 कडून विनंती लिहिण्याची आर्बिटर पोचपावती मास्टर 2 डीडीआर पत्त्यावर पूर्णता लिहा ज्यावर लेखन चॅनेल वरून व्हायचे आहे 2 बाइट्स चॅनल 2 लिहिण्यासाठी व्हिडिओ डेटा इनपुट चॅनेल 2 लिहिण्यासाठी
चॅनेल 2 लिहिण्यासाठी वैध डेटा लिहा

[3:0] [(g_AXI_AWIDTH-1):0] [3:0] [2:0] [1:0] [1:0] [3:0] [2:0]

पत्ता आयडी वाचा. ओळख tag सिग्नलच्या वाचन पत्त्याच्या गटासाठी.
पत्ता वाचा. रीड बर्स्ट व्यवहाराचा प्रारंभिक पत्ता प्रदान करते. फटाचा फक्त सुरुवातीचा पत्ता दिलेला आहे.
फट लांबी. बर्स्टमध्ये हस्तांतरणांची अचूक संख्या प्रदान करते. ही माहिती पत्त्याशी संबंधित डेटा ट्रान्सफरची संख्या निर्धारित करते
फट आकार. स्फोटातील प्रत्येक हस्तांतरणाचा आकार
फट प्रकार. आकाराच्या माहितीसह, बर्स्टमधील प्रत्येक हस्तांतरणासाठी पत्ता कसा मोजला जातो याचे तपशील.
2'b01 वर निश्चित केले à वाढीव पत्ता बर्स्ट
लॉक प्रकार. हस्तांतरणाच्या अणू वैशिष्ट्यांबद्दल अतिरिक्त माहिती प्रदान करते.
2'b00 à सामान्य प्रवेशासाठी निश्चित
कॅशे प्रकार. हस्तांतरणाच्या कॅशे करण्यायोग्य वैशिष्ट्यांबद्दल अतिरिक्त माहिती प्रदान करते.
4'b0000 à नॉन-कॅश करण्यायोग्य आणि नॉन-बफर करण्यायोग्य वर निश्चित
संरक्षण प्रकार. व्यवहारासाठी संरक्षण युनिट माहिती प्रदान करते.
3'b000 à सामान्य, सुरक्षित डेटा प्रवेश निश्चित केले

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
सिग्नलचे नाव m_arvalid_o

दिशा आउटपुट

रुंदी

m_arready_i

इनपुट

डेटा चॅनेल वाचा

m_rid_i

इनपुट

[३१:२८]

m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i

इनपुट इनपुट

[(g_AXI_DWIDTH-1):0] [1:0]

इनपुट इनपुट

m_rready_o

आउटपुट

चॅनेलचा पत्ता लिहा

m_awid_o

आउटपुट

m_awaddr_o

आउटपुट

[३:०] [(g_AXI_AWIDTH-3):0]

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

वर्णन वाचा पत्ता वैध आहे.
जेव्हा उच्च असते, तेव्हा वाचलेला पत्ता आणि नियंत्रण माहिती वैध असते आणि जोपर्यंत पत्ता मान्य होत नाही तोपर्यंत उच्च राहतो, m_arready, उच्च.
`1′ = पत्ता आणि नियंत्रण माहिती वैध
`0′ = पत्ता आणि नियंत्रण माहिती वैध नाही. वाचा पत्ता तयार. स्लेव्ह पत्ता आणि संबंधित नियंत्रण सिग्नल स्वीकारण्यास तयार आहे:
1 = गुलाम तयार
0 = गुलाम तयार नाही.
आयडी वाचा tag. आयडी tag सिग्नलच्या वाचलेल्या डेटा गटाचा. m_rid मूल्य स्लेव्हद्वारे व्युत्पन्न केले जाते आणि ते वाचलेल्या व्यवहाराच्या m_arid मूल्याशी जुळले पाहिजे ज्याला तो प्रतिसाद देत आहे. डेटा वाचा. प्रतिसाद वाचा.
वाचन हस्तांतरणाची स्थिती. OKAY, EXOKAY, SLVERR, आणि DECERR हे अनुमत प्रतिसाद आहेत. शेवटचे वाचा.
रीड बर्स्टमध्ये शेवटचे हस्तांतरण. वैध वाचा. आवश्यक वाचन डेटा उपलब्ध आहे आणि वाचन हस्तांतरण पूर्ण होऊ शकते:
1 = वाचा डेटा उपलब्ध
0 = वाचा डेटा उपलब्ध नाही. तयार वाचा. मास्टर वाचलेला डेटा आणि प्रतिसाद माहिती स्वीकारू शकतो:
1 = मास्टर तयार
0 = मास्टर तयार नाही.
पत्ता आयडी लिहा. ओळख tag संकेतांच्या पत्त्याच्या गटासाठी. पत्ता लिहा. राईट बर्स्ट व्यवहारात प्रथम हस्तांतरणाचा पत्ता प्रदान करते. संबंधित नियंत्रण सिग्नलचा वापर फटमधील उर्वरित हस्तांतरणांचे पत्ते निर्धारित करण्यासाठी केला जातो.
8

DDR AXI आर्बिटर
सिग्नलचे नाव m_awlen_o

दिशा आउटपुट

रुंदी [३:०]

m_awsize_o

आउटपुट

[३१:२८]

m_awburst_o

आउटपुट

[३१:२८]

m_awlock_o

आउटपुट

[३१:२८]

m_awcache_o

आउटपुट

[३१:२८]

m_awprot_o

आउटपुट

[३१:२८]

m_awvalid_o

आउटपुट

वर्णन
फट लांबी. बर्स्टमध्ये हस्तांतरणाची अचूक संख्या प्रदान करते. ही माहिती पत्त्याशी संबंधित डेटा ट्रान्सफरची संख्या निर्धारित करते.
फट आकार. स्फोटातील प्रत्येक हस्तांतरणाचा आकार. बाइट लेन स्ट्रोब नेमके कोणते बाइट लेन अपडेट करायचे ते दर्शवतात.
3'b011 à 8 बाइट्स प्रति डेटा ट्रान्सफर किंवा 64-बिट ट्रान्सफरवर निश्चित
फट प्रकार. आकाराच्या माहितीसह, बर्स्टमधील प्रत्येक हस्तांतरणासाठी पत्ता कसा मोजला जातो याचे तपशील.
2'b01 वर निश्चित केले à वाढीव पत्ता बर्स्ट
लॉक प्रकार. हस्तांतरणाच्या अणू वैशिष्ट्यांबद्दल अतिरिक्त माहिती प्रदान करते.
2'b00 à सामान्य प्रवेशासाठी निश्चित
कॅशे प्रकार. व्यवहाराची बफर करण्यायोग्य, कॅशे करण्यायोग्य, राईट-थ्रू, राइट-बॅक आणि ॲलोकेट विशेषता दर्शवते.
4'b0000 à नॉन-कॅश करण्यायोग्य आणि नॉन-बफर करण्यायोग्य वर निश्चित
संरक्षण प्रकार. व्यवहाराची सामान्य, विशेषाधिकार किंवा सुरक्षित संरक्षण पातळी दर्शवते आणि व्यवहार डेटा ऍक्सेस आहे की सूचना ऍक्सेस आहे.
3'b000 à सामान्य, सुरक्षित डेटा प्रवेश निश्चित केले
पत्ता वैध लिहा. वैध लेखन पत्ता आणि नियंत्रण सूचित करते
माहिती उपलब्ध आहे:
1 = पत्ता आणि नियंत्रण माहिती उपलब्ध
0 = पत्ता आणि नियंत्रण माहिती उपलब्ध नाही. पत्ता मान्य होईपर्यंत पत्ता आणि नियंत्रण माहिती स्थिर राहते, m_awready, उच्च होत नाही.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

सिग्नलचे नाव m_awready_i

दिशा इनपुट

रुंदी

डेटा चॅनेल लिहा

m_wid_o

आउटपुट

[३१:२८]

m_wdata_o m_wstrb_o

आउटपुट आउटपुट

[(g_AXI_DWIDTH-1):0]AXI_DWDITH पॅरामीटर
[३१:२८]

m_wlast_o m_wvalid_o

आउटपुट आउटपुट

m_wready_i

इनपुट

प्रतिसाद चॅनेल सिग्नल लिहा

m_bid_i

इनपुट

[३१:२८]

m_bresp_i m_bvalid_i

इनपुट

[३१:२८]

इनपुट

m_bready_o

आउटपुट

वर्णन लिहा पत्ता तयार आहे. गुलाम पत्ता आणि संबंधित नियंत्रण सिग्नल स्वीकारण्यास तयार असल्याचे सूचित करते:
1 = गुलाम तयार
0 = गुलाम तयार नाही.
आयडी लिहा tag. आयडी tag लेखन डेटा हस्तांतरण. m_wid मूल्य लेखन व्यवहाराच्या m_awid मूल्याशी जुळले पाहिजे. डेटा लिहा
स्ट्रोब लिहा. हे सिग्नल मेमरीमध्ये कोणते बाइट लेन अपडेट करायचे ते सूचित करते. राइट डेटा बसच्या प्रत्येक आठ बिट्ससाठी एक राइट स्ट्रोब आहे शेवटचे लिहा. राइट बर्स्टमध्ये शेवटचे हस्तांतरण. वैध लिहा. वैध लेखन डेटा आणि स्ट्रोब उपलब्ध आहेत:
1 = लिहा डेटा आणि स्ट्रोब उपलब्ध
0 = डेटा लिहा आणि स्ट्रोब उपलब्ध नाहीत. तयार लिहा. स्लेव्ह लेखन डेटा स्वीकारू शकतो: 1 = गुलाम तयार
0 = गुलाम तयार नाही.
प्रतिसाद आयडी. ओळख tag लेखन प्रतिसाद. m_bid मूल्य हे स्लेव्ह प्रतिसाद देत असलेल्या लेखन व्यवहाराच्या m_awid मूल्याशी जुळले पाहिजे. प्रतिसाद लिहा. लेखन व्यवहाराची स्थिती. स्वीकार्य प्रतिसाद OKAY, EXOKAY, SLVERR आणि DECERR आहेत. प्रतिसाद वैध लिहा. वैध लेखन प्रतिसाद उपलब्ध आहे:
1 = प्रतिसाद लिहा उपलब्ध
0 = प्रतिसाद लिहा उपलब्ध नाही. प्रतिसाद तयार. मास्टर प्रतिसाद माहिती स्वीकारू शकतात.
1 = मास्टर तयार
0 = मास्टर तयार नाही.

खालील आकृती DDR AXI आर्बिटरचे अंतर्गत ब्लॉक आकृती दर्शवते.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
खालील आकृती DDR AXI आर्बिटरचे अंतर्गत ब्लॉक आकृती दर्शवते. आकृती 4 · DDR AXI आर्बिटरचा अंतर्गत ब्लॉक आकृती

प्रत्येक रीड चॅनेलला जेव्हा read_req_(x)_i इनपुटवर उच्च इनपुट सिग्नल मिळतो तेव्हा ते ट्रिगर होते. मग ते

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
प्रत्येक रीड चॅनेलला जेव्हा read_req_(x)_i इनपुटवर उच्च इनपुट सिग्नल मिळतो तेव्हा ते ट्रिगर होते. मग ते एसampलेस प्रारंभिक AXI पत्ता आणि इनपुट वाचण्यासाठी बाइट्स जे बाह्य मास्टरकडून इनपुट आहेत. read_ack_(x)_o टॉगल करून चॅनल बाह्य मास्टरला मान्यता देते. चॅनल इनपुटवर प्रक्रिया करते आणि DDR-SDRAM मधील डेटा वाचण्यासाठी आवश्यक AXI व्यवहार तयार करते. 64-बिट AXI स्वरूपात वाचलेला डेटा अंतर्गत बफरमध्ये संग्रहित केला जातो. आवश्यक डेटा वाचल्यानंतर आणि अंतर्गत बफरमध्ये संग्रहित केल्यानंतर, अन-पॅकर मॉड्यूल सक्षम केले जाते. अन-पॅकर मॉड्यूल प्रत्येक 64-बिट शब्दाला त्या विशिष्ट चॅनेलसाठी आवश्यक असलेल्या आउटपुट डेटा बिट लांबीमध्ये अनपॅक करते.ample जर चॅनेल 32-बिट आउटपुट डेटा रुंदी म्हणून कॉन्फिगर केले असेल, तर प्रत्येक 64-बिट शब्द दोन 32-बिट आउटपुट डेटा शब्द म्हणून पाठविला जाईल. चॅनल 1 साठी जे 24-बिट चॅनेल आहे, अन-पॅकर प्रत्येक 64-बिट शब्द 24-बिट आउटपुट डेटामध्ये अनपॅक करतो. 64 हा 24 चा गुणाकार नसल्यामुळे, रीड चॅनेल 1 साठी अन-पॅकर आठ 64-बिट डेटा शब्द व्युत्पन्न करण्यासाठी तीन 24-बिट शब्दांचा समूह एकत्र करतो. हे रीड चॅनेल 1 वर मर्यादा घालते की बाह्य मास्टरने विनंती केलेले डेटा बाइट्स 8 ने विभाज्य असले पाहिजेत. रीड चॅनेल 2, 3 आणि 4 8-बिट, 24 बिट आणि 32-बिट डेटा रुंदी म्हणून कॉन्फिगर केले जाऊ शकतात, जे आहे g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH ग्लोबल कॉन्फिगरेशन पॅरामीटरद्वारे निर्धारित. ते 24-बिट म्हणून कॉन्फिगर केले असल्यास, वर नमूद केलेली मर्यादा त्या प्रत्येकाला देखील लागू होईल. परंतु ते 8-बिट किंवा 32-बिट म्हणून कॉन्फिगर केले असल्यास, 64 हे 32 आणि 8 चे मल्टिपल आहे असे कोणतेही बंधन नाही. या प्रकरणांमध्ये, प्रत्येक 64-बिट शब्द दोन 32-बिट डेटा शब्दांमध्ये किंवा आठ 8 मध्ये अनपॅक केला जातो. - बिट डेटा शब्द.
वाचा चॅनल 1 रीड चॅनल 64 च्या अंतर्गत बफरमध्ये 24 48-बिट शब्द उपलब्ध असताना DDR-SDRAM मधून 64-बिट आउटपुट डेटा शब्दांपर्यंत वाचलेले 48-बिट डेटा शब्द अनपॅक करते. अन-पॅकर त्यांना 64-बिट आउटपुट डेटा देण्यासाठी अनपॅक करणे सुरू करतो. वाचण्यासाठी विनंती केलेले डेटा बाइट्स 1 24-बिट शब्दांपेक्षा कमी असल्यास, DDR-SDRAM मधून संपूर्ण डेटा वाचल्यानंतरच अन-पॅकर सक्षम केले जाते. उर्वरित तीन रीड चॅनेलमध्ये, डीडीआर-एसडीआरएएम मधून विनंती केलेल्या बाइट्सची संपूर्ण संख्या वाचल्यानंतरच अन-पॅकर रीड डेटा पाठवण्यास सुरुवात करतो.
24-बिट आउटपुट रुंदीसाठी वाचन चॅनेल कॉन्फिगर केल्यावर, प्रारंभिक वाचन पत्ता 24-बाइट्सच्या सीमारेषेवर संरेखित करणे आवश्यक आहे. आठ 64-बिट आउटपुट शब्द तयार करण्यासाठी अन-पॅकर तीन 24-बिट शब्दांचा एक गट अनपॅक करते ही मर्यादा पूर्ण करण्यासाठी हे आवश्यक आहे.
विनंती केलेले बाइट्स बाह्य मास्टरला पाठवल्यानंतर सर्व वाचलेले चॅनेल बाह्य मास्टरला वाचलेले आउटपुट व्युत्पन्न करतात.
चॅनेल लिहिण्याच्या बाबतीत, बाह्य मास्टरला विशिष्ट चॅनेलमध्ये आवश्यक डेटा इनपुट करावा लागतो. लेखन चॅनेल इनपुट डेटा घेते आणि त्यांना 64-बिट शब्दांमध्ये पॅक करते आणि अंतर्गत स्टोरेजमध्ये संग्रहित करते. आवश्यक डेटा संग्रहित केल्यानंतर, बाह्य मास्टरला लेखन विनंतीसह प्रारंभिक पत्ता आणि लिहिण्यासाठी बाइट्स प्रदान करावे लागतील. एस वरampया इनपुट्स लिंग, लेखन चॅनेल बाह्य मास्टर मान्य करते. यानंतर, संग्रहित डेटा DDR-SDRAM मध्ये लिहिण्यासाठी चॅनेल AXI लेखन व्यवहार तयार करते. एकदा विनंती केलेले बाइट्स DDR-SDRAM मध्ये लिहिल्यानंतर सर्व राईट चॅनेल बाह्य मास्टरला लेखन पूर्ण केलेले आउटपुट व्युत्पन्न करतात. कोणत्याही लेखन चॅनेलला लेखन विनंती दिल्यानंतर, wr_done_(x)_o च्या प्रतिपादनाद्वारे वर्तमान व्यवहार पूर्ण होईपर्यंत, नवीन डेटा लेखन चॅनेलमध्ये लिहिला जाऊ नये.
लेखन चॅनेल 1 आणि 2 8-बिट, 24-बिट आणि 32-बिट डेटा रुंदी म्हणून कॉन्फिगर केले जाऊ शकतात, जे g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH ग्लोबल कॉन्फिगरेशन पॅरामीटरद्वारे निर्धारित केले जाते. जर ते 24 बिट म्हणून कॉन्फिगर केले असतील, तर लिहिल्या जाणाऱ्या बाइट्स आठच्या मल्टिपल असणे आवश्यक आहे कारण अंतर्गत पॅकर तीन 24-बिट डेटा शब्द तयार करण्यासाठी आठ 64-बिट डेटा शब्द पॅक करतो. परंतु ते 8-बिट किंवा 32-बिट म्हणून कॉन्फिगर केले असल्यास, अशी कोणतीही मर्यादा नाही.
32-बिट चॅनेलसाठी, किमान दोन 32-बिट शब्द वाचले पाहिजेत. 8-बिट चॅनेलसाठी, किमान 8-बिट शब्द वाचणे आवश्यक आहे, कारण आर्बिटर मॉड्यूलद्वारे कोणतेही पॅडिंग प्रदान केलेले नाही. सर्व वाचन आणि लेखन चॅनेलमध्ये, अंतर्गत बफरची खोली डिस्प्लेच्या क्षैतिज रुंदीच्या एकाधिक आहे. अंतर्गत बफर खोली खालीलप्रमाणे मोजली जाते:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
कुठे, X = चॅनल क्रमांक

अंतर्गत बफर रुंदी AXI डेटा बस रुंदी म्हणजेच कॉन्फिगरेशन पॅरामीटरद्वारे निर्धारित केली जाते

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

अंतर्गत बफर रुंदी AXI डेटा बस रुंदी द्वारे निर्धारित केली जाते, म्हणजे कॉन्फिगरेशन पॅरामीटर g_AXI_DWIDTH.
AXI वाचन आणि लेखन व्यवहार ARM AMBA AXI वैशिष्ट्यांनुसार केले जातात. प्रत्येक डेटा ट्रान्सफरसाठी व्यवहाराचा आकार 64-बिटवर निश्चित केला आहे. ब्लॉक 16 बीट्सच्या निश्चित बर्स्ट लांबीचे AXI व्यवहार निर्माण करतो. कोणत्याही सिंगल बर्स्टने 4 KByte ची AXI ॲड्रेस सीमा ओलांडली की नाही हे देखील ब्लॉक तपासतो. जर एकल बर्स्ट 4 KByte सीमा ओलांडत असेल तर, 2 KByte सीमारेषेवर 4 बर्स्टमध्ये विभाजित केले जाईल.

3.3

कॉन्फिगरेशन पॅरामीटर्स
खालील तक्त्यामध्ये DDR AXI आर्बिटरच्या हार्डवेअर अंमलबजावणीमध्ये वापरलेल्या कॉन्फिगरेशन पॅरामीटर्सची सूची आहे. हे जेनेरिक पॅरामीटर्स आहेत आणि ऍप्लिकेशनच्या आवश्यकतांवर आधारित बदलू शकतात.

तक्ता 2 · कॉन्फिगरेशन पॅरामीटर्स
नाव g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHNNEL_1 HORIZONTAL_RESOLUTION g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH_WIDTH_CHANNEL_4_VIDEO_DATA_WIDTH_CHANNEL NNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_BUFFER_LINE_STORAGE

वर्णन
AXI पत्त्याची बस रुंदी
AXI डेटा बस रुंदी
रीड चॅनल 1 अंतर्गत बफरसाठी ॲड्रेस बस रुंदी, जे AXI रीड डेटा संचयित करते.
रीड चॅनल 2 अंतर्गत बफरसाठी ॲड्रेस बस रुंदी, जे AXI रीड डेटा संचयित करते.
रीड चॅनल 3 अंतर्गत बफरसाठी ॲड्रेस बस रुंदी, जे AXI रीड डेटा संचयित करते.
रीड चॅनल 4 अंतर्गत बफरसाठी ॲड्रेस बस रुंदी, जे AXI रीड डेटा संचयित करते.
राइट चॅनल 1 अंतर्गत बफरसाठी पत्त्याची बस रुंदी, जे AXI लेखन डेटा संचयित करते.
राइट चॅनल 2 अंतर्गत बफरसाठी पत्त्याची बस रुंदी, जे AXI लेखन डेटा संचयित करते.
चॅनल 1 वाचण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 2 वाचण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 3 वाचण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 4 वाचण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 1 लिहिण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 2 लिहिण्यासाठी व्हिडिओ डिस्प्ले क्षैतिज रिझोल्यूशन
चॅनल 1 व्हिडिओ आउटपुट बिट रुंदी वाचा
चॅनल 2 व्हिडिओ आउटपुट बिट रुंदी वाचा
चॅनल 3 व्हिडिओ आउटपुट बिट रुंदी वाचा
चॅनल 4 व्हिडिओ आउटपुट बिट रुंदी वाचा
चॅनल 1 व्हिडिओ इनपुट बिट रुंदी लिहा.
चॅनल 2 व्हिडिओ इनपुट बिट रुंदी लिहा.
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनल 1 वाचण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

3.4

नाव g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL_BUFFER_LINE_STORAGE g_WR_CHANNEL2_

वर्णन
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनल 2 वाचण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनल 3 वाचण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनल 4 वाचण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनेल 1 लिहिण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे
डिस्प्ले क्षैतिज रेषांच्या संख्येनुसार चॅनेल 2 लिहिण्यासाठी अंतर्गत बफरची खोली. बफरची खोली g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH आहे

वेळेचे आरेखन
खालील आकृती वाचन आणि लेखन विनंती इनपुटचे कनेक्शन, मेमरी पत्ता प्रारंभ करणे, बाह्य मास्टरकडून इनपुट वाचण्यासाठी किंवा लिहिण्यासाठी बाइट्स, पावती वाचणे किंवा लिहिणे आणि आर्बिटरने दिलेले आउटपुट वाचणे किंवा लिहिणे हे दर्शविते.

आकृती 5 · AXI इंटरफेसद्वारे लेखन/वाचनात वापरल्या जाणाऱ्या सिग्नलसाठी वेळ आकृती

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
खालील आकृती दोन्ही लेखन चॅनेलसाठी वैध डेटा इनपुटसह बाह्य मास्टरकडून डेटा इनपुट लिहिण्याचे कनेक्शन दर्शवते. आकृती 6 · अंतर्गत स्टोरेजमध्ये लिहिण्यासाठी वेळ आकृती
खालील आकृती सर्व रीड चॅनेल 2, 3 आणि 4 साठी वैध डेटा आउटपुटसह बाह्य मास्टरकडे रीड डेटा आउटपुटमधील कनेक्शन दर्शवते. आकृती 7 · रीड चॅनेल 2, 3 साठी DDR AXI आर्बिटरद्वारे प्राप्त डेटासाठी वेळ आकृती , आणि 4
जेव्हा g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 1 (या प्रकरणात = 128) पेक्षा जास्त असेल तेव्हा खालील आकृती रीड चॅनल 256 साठी रीड डेटा आउटपुटमधील कनेक्शन दर्शवते. आकृती 8 · DDR AXI आर्बिटर रीड चॅनल 1 (128 बाइट्स पेक्षा जास्त) द्वारे प्राप्त झालेल्या डेटासाठी टाइमिंग डायग्राम

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
जेव्हा g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 1 पेक्षा कमी किंवा समान असेल तेव्हा खालील आकृती रीड चॅनल 128 साठी रीड डेटा आउटपुटमधील कनेक्शन दर्शवते (या प्रकरणात = 64). आकृती 9 · DDR AXI आर्बिटर रीड चॅनल 1 (128 बाइट्स पेक्षा कमी किंवा समान) द्वारे प्राप्त झालेल्या डेटासाठी टाइमिंग डायग्राम

3.5

टेस्टबेंच
DDR आर्बिटर कोरची कार्यक्षमता तपासण्यासाठी एक टेस्टबेंच प्रदान केला जातो. खालील तक्त्यामध्ये ऍप्लिकेशननुसार कॉन्फिगर करता येणारे पॅरामीटर्स सूचीबद्ध केले आहेत.

तक्ता 3 · टेस्टबेंच कॉन्फिगरेशन पॅरामीटर्स

नाव IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT

वर्णन इनपुट file चॅनेल 1 इनपुट लिहून लिहिण्यासाठी प्रतिमेचे नाव file लेखन चॅनेलद्वारे लिहिल्या जाणाऱ्या प्रतिमेचे नाव 2 रीड किंवा राईट चॅनेलची व्हिडिओ डेटा रुंदी लिहिणे आणि वाचणे चॅनेलद्वारे लिहिल्या आणि वाचल्या जाणाऱ्या प्रतिमेचे क्षैतिज रिझोल्यूशन लिहिणे आणि वाचले जाणारे प्रतिमेचे अनुलंब रिझोल्यूशन. चॅनेल

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
Libero SoC द्वारे कोरचे अनुकरण करण्यासाठी testbench चा वापर कसा केला जातो याचे वर्णन खालील चरणांमध्ये केले आहे. 1. डिझाईन फ्लो विंडोमध्ये, स्मार्टडिझाइन तयार करण्यासाठी उजवे-क्लिक करा आणि स्मार्टडिझाइन तयार करण्यासाठी रन क्लिक करा.
आकृती 10 · स्मार्टडिझाइन तयार करा

2. नवीन स्मार्टडिझाइन तयार करा डायलॉग बॉक्समध्ये video_dma म्हणून नवीन डिझाइनचे नाव प्रविष्ट करा आणि ओके क्लिक करा. स्मार्टडिझाइन तयार केले जाते आणि डिझाईन फ्लो उपखंडाच्या उजवीकडे कॅनव्हास प्रदर्शित केला जातो.
आकृती 11 · स्मार्टडिझाइनचे नाव देणे

3. कॅटलॉग विंडोमध्ये, सोल्यूशन्स-व्हिडिओ विस्तृत करा आणि स्मार्टडिझाइन कॅनव्हासमध्ये SF2 DDR मेमरी आर्बिटर ड्रॅग-अँड-ड्रॉप करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
आकृती 12 · Libero SoC कॅटलॉगमध्ये DDR मेमरी आर्बिटर

खालील आकृतीत दाखवल्याप्रमाणे DDR मेमरी आर्बिटर कोर प्रदर्शित होतो. आवश्यक असल्यास आर्बिटर कॉन्फिगर करण्यासाठी कोरवर डबल-क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
आकृती 13 · स्मार्टडिझाइन कॅनव्हासमध्ये डीडीआर मेमरी आर्बिटर कोर

4. कोरचे सर्व पोर्ट निवडा आणि उजवे-क्लिक करा आणि नंतर वरच्या स्तरावर प्रमोट करा वर क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
4. कोरचे सर्व पोर्ट निवडा आणि उजवे-क्लिक करा आणि नंतर पुढील आकृतीमध्ये दर्शविल्याप्रमाणे, शीर्ष स्तरावर प्रमोट करा क्लिक करा. आकृती 14 · टॉप लेव्हल ऑप्शनवर प्रचार करा

टूलबारमधील जनरेट घटक चिन्हावर क्लिक करण्यापूर्वी सर्व पोर्ट्सचा उच्च स्तरावर प्रचार करण्याची खात्री करा.

5. खालील चित्रात दाखवल्याप्रमाणे, SmartDesign टूलबारमधील Generate Component आयकॉनवर क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
5. खालील चित्रात दाखवल्याप्रमाणे, SmartDesign टूलबारमधील Generate Component आयकॉनवर क्लिक करा. SmartDesign घटक तयार केला जातो. आकृती 15 · घटक निर्माण करा
6. वर नेव्हिगेट करा View > विंडोज > Files द Files डायलॉग बॉक्स प्रदर्शित होतो. 7. सिम्युलेशन फोल्डरवर उजवे-क्लिक करा आणि आयात क्लिक करा Files, खालील आकृतीत दाखवल्याप्रमाणे.
आकृती 16 · आयात करा File

8. प्रतिमा उत्तेजक आयात करण्यासाठी file, नेव्हिगेट करा आणि खालीलपैकी एक आयात करा files आणि उघडा क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
8. प्रतिमा उत्तेजक आयात करण्यासाठी file, नेव्हिगेट करा आणि खालीलपैकी एक आयात करा files आणि उघडा क्लिक करा. a ए एसample RGB_in.txt file खालील मार्गावर testbench सह प्रदान केले आहे:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
एस आयात करण्यासाठीample चाचणी बेंच इनपुट प्रतिमा, s वर ब्राउझ कराample testbench इनपुट प्रतिमा file, आणि खालील चित्रात दाखवल्याप्रमाणे उघडा क्लिक करा. आकृती 17 · इनपुट प्रतिमा File निवड
b भिन्न प्रतिमा आयात करण्यासाठी, इच्छित प्रतिमा असलेल्या फोल्डरवर ब्राउझ करा file, आणि उघडा क्लिक करा. आयात केलेली प्रतिमा उत्तेजक file खालील आकृतीत दर्शविल्याप्रमाणे, सिम्युलेशन डिरेक्टरी अंतर्गत सूचीबद्ध आहे. आकृती 18 · इनपुट प्रतिमा File सिम्युलेशन डिरेक्टरी मध्ये

9. ddr BFM आयात करा files दोन files जे समतुल्य आहेत
UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

आणि
22

DDR AXI आर्बिटर
9. ddr BFM आयात करा files दोन files जे DDR BFM च्या समतुल्य आहेत — ddr3.v आणि ddr3_parameters.v खालील मार्गावर टेस्टबेंचसह प्रदान केले आहेत: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. उत्तेजक फोल्डरवर उजवे-क्लिक करा आणि आयात निवडा Files पर्याय, आणि नंतर वर उल्लेखित BFM निवडा files आयात केलेला DDR BFM fileखालील आकृतीत दर्शविल्याप्रमाणे s प्रेरणा अंतर्गत सूचीबद्ध आहेत. आकृती 19 · आयातित File
10. वर नेव्हिगेट करा File > आयात > इतर. आयात Files डायलॉग बॉक्स प्रदर्शित होतो. आकृती 20 · टेस्टबेंच आयात करा File

11. testbench आणि MSS घटक आयात करा files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, आणि mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

11.
DDR AXI आर्बिटर
आकृती 21 · Testbench आणि MSS घटक आयात करा Files
आकृती 22 · top_tb तयार केले

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

3.5.1

एमएसएस स्मार्टडिझाइनचे अनुकरण करत आहे
खालील सूचना MSS स्मार्टडिझाइनचे अनुकरण कसे करायचे याचे वर्णन करतात:
1. डिझाईन हायरार्की टॅबवर क्लिक करा आणि शो ड्रॉप-डाउन सूचीमधून घटक निवडा. आयात केलेले MSS स्मार्टडिझाइन प्रदर्शित केले आहे.
2. खालील चित्रात दाखवल्याप्रमाणे, Work अंतर्गत mss_top वर उजवे-क्लिक करा आणि घटक उघडा क्लिक करा. mss_top_sb_0 घटक प्रदर्शित होतो.
आकृती 23 · घटक उघडा

3. खालील चित्रात दाखवल्याप्रमाणे mss_top_sb_0 घटकावर उजवे-क्लिक करा आणि कॉन्फिगर क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
3. खालील चित्रात दाखवल्याप्रमाणे mss_top_sb_0 घटकावर उजवे-क्लिक करा आणि कॉन्फिगर क्लिक करा. आकृती 24 · घटक कॉन्फिगर करा
खालील चित्रात दाखवल्याप्रमाणे MSS कॉन्फिगरेशन विंडो प्रदर्शित होते. आकृती 25 · एमएसएस कॉन्फिगरेशन विंडो

4. खालील प्रतिमेमध्ये दाखवल्याप्रमाणे, सर्व कॉन्फिगरेशन टॅबद्वारे पुढील क्लिक करा.

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
4. खालील प्रतिमेमध्ये दाखवल्याप्रमाणे, सर्व कॉन्फिगरेशन टॅबद्वारे पुढील क्लिक करा. आकृती 26 · कॉन्फिगरेशन टॅब
इंटरप्ट्स टॅब कॉन्फिगर केल्यानंतर MSS कॉन्फिगर केला जातो. खालील आकृती MSS कॉन्फिगरेशनची प्रगती दर्शवते. आकृती 27 · कॉन्फिगरेशन नंतर एमएसएस कॉन्फिगरेशन विंडो

5. कॉन्फिगरेशन पूर्ण झाल्यानंतर पुढील क्लिक करा. खालील चित्रात दाखवल्याप्रमाणे मेमरी मॅप विंडो प्रदर्शित होते.
आकृती 28 · मेमरी मॅप

6. समाप्त क्लिक करा.

7. MSS व्युत्पन्न करण्यासाठी SmartDesign टूलबारमधील Generate Component वर क्लिक करा, जसे

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
7. खालील चित्रात दाखवल्याप्रमाणे MSS जनरेट करण्यासाठी SmartDesign टूलबारमधील Generate Component वर क्लिक करा. आकृती 29 · घटक निर्माण करा
8. डिझाईन हायरार्की विंडोमध्ये, वर्क अंतर्गत mss_top वर उजवे-क्लिक करा आणि खालील आकृतीमध्ये दर्शविल्याप्रमाणे, रूट म्हणून सेट करा क्लिक करा. आकृती 30 · MSS रूट म्हणून सेट करा

9. डिझाईन फ्लो विंडोमध्ये, डिझाईन तयार करा अंतर्गत प्री-सिंथेसाइज्ड डिझाइन सत्यापित करा विस्तृत करा, उजवे-क्लिक करा

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर
9. डिझाईन फ्लो विंडोमध्ये, डिझाईन तयार करा अंतर्गत पूर्व-संश्लेषित डिझाइन सत्यापित करा विस्तृत करा, सिम्युलेटवर उजवे-क्लिक करा आणि इंटरएक्टिव्हली उघडा क्लिक करा. हे MSS चे अनुकरण करते. आकृती 31 · पूर्व-संश्लेषित डिझाइनचे अनुकरण करा
10. टेस्टबेंच स्टिमुलस MSS शी जोडण्यासाठी अलर्ट मेसेज प्रदर्शित झाल्यास नाही वर क्लिक करा. 11. सिम्युलेशन पूर्ण झाल्यानंतर मॉडेलसिम विंडो बंद करा.
आकृती 32 · सिम्युलेशन विंडो

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

3.5.2

टेस्टबेंचचे अनुकरण करत आहे
खालील सूचना टेस्टबेंचचे अनुकरण कसे करायचे याचे वर्णन करतात:
1. top_tb SmartDesign Testbench निवडा आणि खालील चित्रात दाखवल्याप्रमाणे testbench जनरेट करण्यासाठी SmartDesign टूलबारमधून Generate Component वर क्लिक करा.
आकृती 33 · घटक निर्माण करणे

2. उत्तेजक पदानुक्रम विंडोमध्ये, top_tb (top_tb.v) टेस्टबेंचवर उजवे-क्लिक करा file आणि सक्रिय उत्तेजना म्हणून सेट करा क्लिक करा. टॉप_टीबी टेस्टबेंचसाठी उत्तेजन सक्रिय केले जाते file.

3. उत्तेजक पदानुक्रम विंडोमध्ये, top_tb वर उजवे-क्लिक करा (
UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

) टेस्टबेंच file आणि Open वर क्लिक करा
30

DDR AXI आर्बिटर
3. उत्तेजक पदानुक्रम विंडोमध्ये, top_tb (top_tb.v) टेस्टबेंचवर उजवे-क्लिक करा file आणि सिम्युलेट प्री-सिंथ डिझाईन वरून इंटरएक्टिव्हली ओपन वर क्लिक करा. हे एका फ्रेमसाठी कोरचे अनुकरण करते. आकृती 34 · पूर्व-संश्लेषण डिझाइनचे अनुकरण करणे

4. DO मधील रनटाइम मर्यादेमुळे सिम्युलेशनमध्ये व्यत्यय आल्यास file, सिम्युलेशन पूर्ण करण्यासाठी run -all कमांड वापरा. सिम्युलेशन पूर्ण झाल्यानंतर, वर नेव्हिगेट करा View > Files > कडे सिम्युलेशन view चाचणी खंडपीठ आउटपुट प्रतिमा file सिम्युलेशन फोल्डरमध्ये.
प्रतिमेच्या एका फ्रेमच्या समतुल्य मजकूराच्या सिम्युलेशनचे आउटपुट, Read_out_rd_ch(x).txt मजकुरामध्ये साठवले जाते. file वापरलेल्या रीड चॅनेलवर अवलंबून. हे प्रतिमेमध्ये रूपांतरित केले जाऊ शकते आणि मूळ प्रतिमेशी तुलना केली जाऊ शकते.

3.6

संसाधनाचा वापर

DDR आर्बिटर ब्लॉक M2S150T SmartFusion®2 सिस्टम-ऑन-चिप (SoC) FPGA वर लागू केला आहे

FC1152 पॅकेज) आणि PolarFire FPGA (MPF300TS_ES – 1FCG1152E पॅकेज).

तक्ता 4 · DDR AXI आर्बिटरसाठी संसाधनाचा वापर

संसाधन DFFs 4-इनपुट LUTs MACC RAM1Kx18

वापर 2992 4493 0 20

(साठी:

g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280

g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1

g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1

g_AXI_DWIDTH = 64

g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24

RAM64x18

g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

DDR AXI आर्बिटर

मायक्रोसेमी कॉर्पोरेट मुख्यालय वन एंटरप्राइझ, अलिसो व्हिएजो, सीए 92656 यूएसए यूएसए मध्ये: +1 ५७४-५३७-८९०० यूएसए बाहेर: +1 ५७४-५३७-८९०० फॅक्स: +1 ५७४-५३७-८९०० ईमेल: sales.support@microsemi.com www.microsemi.com
© 2018 मायक्रोसेमी कॉर्पोरेशन. सर्व हक्क राखीव. मायक्रोसेमी आणि मायक्रोसेमी लोगो हे मायक्रोसेमी कॉर्पोरेशनचे ट्रेडमार्क आहेत. इतर सर्व ट्रेडमार्क आणि सेवा चिन्ह त्यांच्या संबंधित मालकांची मालमत्ता आहेत.

Microsemi कोणतीही हमी, प्रतिनिधित्व, किंवा कोणतीही हमी देत नाही यामधील माहिती किंवा त्याची उत्पादने आणि सेवा कोणत्याही विशिष्ट उद्देशासाठी उपयुक्तता, किंवा Microsemi कोणत्याही उत्पादन किंवा सर्किटच्या वापरामुळे उद्भवणारे कोणतेही दायित्व स्वीकारत नाही. येथे विकली जाणारी उत्पादने आणि Microsemi द्वारे विकली जाणारी इतर कोणतीही उत्पादने मर्यादित चाचणीच्या अधीन आहेत आणि मिशन-गंभीर उपकरणे किंवा अनुप्रयोगांच्या संयोगाने वापरली जाऊ नयेत. कोणतीही कार्यप्रदर्शन वैशिष्ट्ये विश्वासार्ह असल्याचे मानले जाते परंतु ते सत्यापित केले जात नाही आणि खरेदीदाराने उत्पादनांचे सर्व कार्यप्रदर्शन आणि इतर चाचणी आयोजित करणे आणि पूर्ण करणे आवश्यक आहे, एकट्याने आणि कोणत्याही अंतिम उत्पादनांसह, किंवा स्थापित केले पाहिजे. खरेदीदार मायक्रोसेमी द्वारे प्रदान केलेल्या कोणत्याही डेटा आणि कार्यप्रदर्शन वैशिष्ट्यांवर किंवा पॅरामीटर्सवर अवलंबून राहू नये. कोणत्याही उत्पादनांची योग्यता स्वतंत्रपणे निर्धारित करणे आणि त्याची चाचणी आणि पडताळणी करणे ही खरेदीदाराची जबाबदारी आहे. Microsemi द्वारे प्रदान केलेली माहिती "जशी आहे, कुठे आहे" आणि सर्व दोषांसह प्रदान केली आहे आणि अशा माहितीशी संबंधित संपूर्ण जोखीम पूर्णपणे खरेदीदारावर आहे. मायक्रोसेमी कोणत्याही पक्षाला कोणतेही पेटंट अधिकार, परवाने किंवा इतर कोणतेही IP अधिकार, स्पष्टपणे किंवा अप्रत्यक्षपणे मंजूर करत नाही, मग ते अशा माहितीच्या संदर्भात किंवा अशा माहितीद्वारे वर्णन केलेल्या कोणत्याही गोष्टीबाबत. या दस्तऐवजात प्रदान केलेली माहिती मायक्रोसेमीच्या मालकीची आहे आणि या दस्तऐवजातील माहितीमध्ये किंवा कोणत्याही उत्पादन आणि सेवांमध्ये कोणत्याही वेळी सूचना न देता कोणतेही बदल करण्याचा अधिकार मायक्रोसेमी राखून ठेवते.
मायक्रोसेमी कॉर्पोरेशन (Nasdaq: MSCC) एरोस्पेस आणि संरक्षण, संचार, डेटा सेंटर आणि औद्योगिक बाजारपेठांसाठी सेमीकंडक्टर आणि सिस्टम सोल्यूशन्सचा व्यापक पोर्टफोलिओ ऑफर करते. उत्पादनांमध्ये उच्च-कार्यक्षमता आणि रेडिएशन-कडक ॲनालॉग मिश्रित-सिग्नल इंटिग्रेटेड सर्किट्स, FPGAs, SoCs आणि ASICs समाविष्ट आहेत; ऊर्जा व्यवस्थापन उत्पादने; वेळ आणि समक्रमण साधने आणि अचूक वेळ उपाय, वेळेसाठी जागतिक मानक सेट करणे; व्हॉइस प्रोसेसिंग उपकरणे; आरएफ उपाय; स्वतंत्र घटक; एंटरप्राइझ स्टोरेज आणि कम्युनिकेशन सोल्यूशन्स; सुरक्षा तंत्रज्ञान आणि स्केलेबल अँटी-टीamper उत्पादने; इथरनेट सोल्यूशन्स; पॉवर-ओव्हर-इथरनेट आयसी आणि मिडस्पॅन्स; तसेच सानुकूल डिझाइन क्षमता आणि सेवा. Microsemi चे मुख्यालय Aliso Viejo, California येथे आहे आणि जागतिक स्तरावर त्यांचे अंदाजे 4,800 कर्मचारी आहेत. www.microsemi.com वर अधिक जाणून घ्या.
50200644

UG0644 वापरकर्ता मार्गदर्शक पुनरावृत्ती 5.0

कागदपत्रे / संसाधने

मायक्रोचिप UG0644 DDR AXI आर्बिटर [pdf] वापरकर्ता मार्गदर्शक
UG0644 DDR AXI आर्बिटर, UG0644, DDR AXI आर्बिटर, AXI आर्बिटर

संदर्भ

वापरकर्ता मॅन्युअल

UG0644 DDR AXI आर्बिटर

उत्पादन माहिती

हार्डवेअर अंमलबजावणी

अनुकरण

संसाधनाचा वापर

उत्पादन वापर सूचना

पायरी 1: हार्डवेअर अंमलबजावणी

पायरी 2: सिम्युलेशन

पायरी 3: संसाधनांचा वापर

कागदपत्रे / संसाधने

संदर्भ

एक टिप्पणी द्या

उत्तर रद्द करा