मायक्रोचिप लोगो Libero SoC सिम्युलेशन
लायब्ररी सेटअप सूचना

सामग्री लपवा
1 परिचय
2 Libero SoC एकत्रीकरण
3 Active-HDL आणि Riviera-Pro साठी Aldec सेटअप (एक प्रश्न विचारा)
4 Cadence Incisive Setup (एक प्रश्न विचारा)
5 Cadence Xcelium सेटअप (मायक्रोचिप लॉगिन)
6 सीमेन्स क्वेस्टसिम सेटअप/मॉडेलसिम सेटअप (एक प्रश्न विचारा)
7 Synopsys VCS सेटअप (एक प्रश्न विचारा)
8 पुनरावृत्ती इतिहास (मायक्रोचिप लॉगिन
9 कागदपत्रे / संसाधने
9.1 संदर्भ
10 संबंधित पोस्ट

परिचय

(एक प्रश्न विचारा)

लिबेरो SoC प्रकल्प इनपुट म्हणून वापरून सिम्युलेशन वातावरण सेट करण्याच्या प्रक्रियेचे वर्णन करणे हा या दस्तऐवजाचा उद्देश आहे. हे दस्तऐवजीकरण Libero SoC v11.9 आणि नवीन सॉफ्टवेअर रिलीझसह वापरण्यासाठी प्रदान केलेल्या पूर्व-संकलित लायब्ररीशी संबंधित आहे. प्रदान केलेली लायब्ररी Verilog साठी संकलित केली आहे. VHDL वापरकर्त्यांना मिश्र-मोड सिम्युलेशनला परवानगी देणारा परवाना आवश्यक आहे.
संकलित सिम्युलेशन लायब्ररी खालील साधनांसाठी उपलब्ध आहेत:

  • Aldec सक्रिय-HDL
  • Aldec Riviera-PRO
  • Cadence Incisive Enterprise आणि Xcelium
  • सीमेन्स QuestaSim
  • Synopsys VCS

वेगळ्या सिम्युलेटरसाठी लायब्ररीची विनंती करण्यासाठी, संपर्क साधा मायक्रोचिप तांत्रिक समर्थन.

Libero SoC एकत्रीकरण

(एक प्रश्न विचारा)

Libero SoC एक run.do जनरेट करून ModelSim ME वापरून सिम्युलेशनला सपोर्ट करते file. या file मॉडेलसिम ME/ModelSim Pro ME द्वारे सिम्युलेशन सेट अप आणि रन करण्यासाठी वापरले जाते. इतर सिम्युलेशन टूल्स वापरण्यासाठी, तुम्ही ModelSim ME/ModelSim Pro ME run.do व्युत्पन्न करू शकता आणि Tcl स्क्रिप्टमध्ये बदल करू शकता. file तुमच्या सिम्युलेटरशी सुसंगत कमांड्स वापरण्यासाठी.
1.1 Libero SoC Tcl File पिढी (एक प्रश्न विचारा)
Libero SoC मध्‍ये डिझाईन तयार आणि जनरेट केल्यानंतर, सर्व डिझाईन टप्प्यांत (presynth, postsynth आणि post-layout) एक ModelSim ME/ModelSim Pro ME सिम्युलेशन सुरू करा. ही पायरी run.do व्युत्पन्न करते file प्रत्येक डिझाइन टप्प्यासाठी ModelSim ME/ModelSim Pro ME साठी.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: प्रत्येक सिम्युलेशन रन सुरू केल्यानंतर, स्वयं-निर्मित run.do चे नाव बदला file Libero SoC ला ओव्हरराईट करण्यापासून रोखण्यासाठी सिम्युलेशन डिरेक्टरी अंतर्गत file. उदाampले, द files चे नाव बदलून presynth_run.do, postsynth_run.do आणि postlayout_run.do केले जाऊ शकते.

Active-HDL आणि Riviera-Pro साठी Aldec सेटअप (एक प्रश्न विचारा)

धावा.do file ModelSim ME/ModelSim Pro ME द्वारे वापरलेले बदल आणि Aldec सिम्युलेटर वापरून सिम्युलेशनसाठी वापरले जाऊ शकते.
2.1 पर्यावरण परिवर्तनशील (एक प्रश्न विचारा)
तुमच्या परवान्यावर तुमचे पर्यावरण व्हेरिएबल सेट करा file स्थान:
LM_LICENSE_FILE: लायसन्स सर्व्हरवर पॉइंटर समाविष्ट करणे आवश्यक आहे.
2.2 संकलित लायब्ररी डाउनलोड करा (एक प्रश्न विचारा)
मायक्रोचिप वरून Aldec Active-HDL आणि Aldec Riviera-PRO साठी लायब्ररी डाउनलोड करा webसाइट
2.3 Aldec सिम्युलेशनसाठी run.do रूपांतरित करणे (एक प्रश्न विचारा)
धावा.do fileLibero SoC ने Active-HDL आणि Riviera-Pro टूल वापरून सिम्युलेशनसाठी व्युत्पन्न केलेले s एकाच बदलासह Active-HDL आणि Riviera-Pro वापरून सिम्युलेशनसाठी वापरले जाऊ शकतात. खालील तक्त्यामध्ये ModelSim run.do मध्ये बदल करण्यासाठी Aldec-समतुल्य आदेशांची सूची आहे file.
तक्ता 2-1. Aldec समतुल्य आदेश

मॉडेलसिम सक्रिय-एचडीएल
व्लॉग नोंद
vcom acom
vlib अलिब
vsim असीम
vmap amap

खालीलप्रमाणे आहेample run.do Aldec सिम्युलेटर्सशी संबंधित.

  1. वर्तमान कार्यरत निर्देशिकेचे स्थान सेट करा.
    dsn सेट करा
  2. कार्यरत लायब्ररीचे नाव सेट करा, त्याचे स्थान मॅप करा आणि नंतर मायक्रोचिप FPGA कुटुंबाचे स्थान मॅप करा
    पूर्वसंकलित लायब्ररी (उदाample, SmartFusion2) ज्यावर तुम्ही तुमचे डिझाइन चालवत आहात.
    alib presynth
    amap presynth presynth
    amap SmartFusion2
  3. सर्व आवश्यक एचडीएल संकलित करा files आवश्यक लायब्ररीसह डिझाइनमध्ये वापरले जाते.
    alog -work presynth temp.v (Verilog साठी)
    alog -work presynth testbench.v
    acom -work presynth temp.vhd (Vhdl साठी)
    acom -work presynth testbench.vhd
  4. डिझाइनचे अनुकरण करा.
    asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
    10us चालवा

2.4 ज्ञात समस्या (एक प्रश्न विचारा)
हा विभाग ज्ञात समस्या आणि मर्यादा सूचीबद्ध करतो.

  • Riviera-PRO वापरून संकलित केलेली लायब्ररी प्लॅटफॉर्म विशिष्ट आहेत (म्हणजे 64-बिट लायब्ररी 32-बिट प्लॅटफॉर्मवर चालवता येत नाहीत आणि त्याउलट).
  • SERDES/MDDR/FDDR असलेल्या डिझाइनसाठी, तुमच्या run.do मध्ये खालील पर्याय वापरा files त्यांचे डिझाइन संकलित केल्यानंतर सिम्युलेशन चालवताना:
    - सक्रिय-एचडीएल: असिम -o2
    – Riviera-PRO: asim –O2 (प्रेसिंथ आणि पोस्ट-लेआउट सिम्युलेशनसाठी) आणि asim –O5 (पोस्ट-लेआउट सिम्युलेशनसाठी)
    Active-HDL आणि Riviera-Pro साठी Aldec सेटअपमध्ये खालील प्रलंबित SAR आहेत. अधिक माहितीसाठी, संपर्क साधा मायक्रोचिप तांत्रिक समर्थन.
  • SAR 49908 - सक्रिय-HDL: गणित ब्लॉक सिम्युलेशनसाठी VHDL त्रुटी
  • SAR 50627 – Riviera-PRO 2013.02: SERDES डिझाइनसाठी सिम्युलेशन एरर
  • SAR 50461 – Riviera-PRO: सिम्युलेशनमध्ये असिम -O2/-O5 पर्याय

Cadence Incisive Setup (एक प्रश्न विचारा)

आपल्याला स्क्रिप्ट तयार करण्याची आवश्यकता आहे file चालविण्यासाठी ModelSim ME/ModelSim Pro ME run.do प्रमाणे
Cadence Incisive सिम्युलेटर. या चरणांचे अनुसरण करा आणि स्क्रिप्ट तयार करा file NCSim साठी किंवा स्क्रिप्ट वापरा file
ModelSim ME/ModelSim Pro ME run.do मध्ये रूपांतरित करण्यासाठी प्रदान केले आहे fileकॉन्फिगरेशनमध्ये एस files
NCSim वापरून सिम्युलेशन चालविण्यासाठी आवश्यक आहे.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: कॅडन्स Incisive Enterprise च्या नवीन आवृत्त्या रिलीझ करणे थांबवले आहे
सिम्युलेटर आणि Xcelium सिम्युलेटरला समर्थन देणे सुरू केले.

3.1 पर्यावरण परिवर्तने (एक प्रश्न विचारा)
Cadence Incisive सिम्युलेटर चालवण्यासाठी, खालील पर्यावरण व्हेरिएबल्स कॉन्फिगर करा:

  1. LM_LICENSE_FILE: परवान्यासाठी पॉइंटर समाविष्ट करणे आवश्यक आहे file.
  2. cds_root: Cadence Incisive Installation च्या होम डिरेक्टरी स्थानाकडे निर्देश करणे आवश्यक आहे.
  3. PATH: cds_root द्वारे निर्देशित केलेल्या टूल डिरेक्टरी अंतर्गत बिन स्थानाकडे निर्देश करणे आवश्यक आहे,
    $cds_root/tools/bin/64bit (64-बिट मशीनसाठी आणि $cds_root/tools/bin 32-बिट मशीनसाठी).
    64-बिट आणि 32-बिट ऑपरेटिंग सिस्टीममध्ये स्विच झाल्यास सिम्युलेशन वातावरण सेट करण्याचे तीन मार्ग आहेत:

केस 1: PATH व्हेरिएबल
खालील आदेश चालवा:
64 बिट मशीनसाठी पथ = (install_dir/tools/bin/64bit $path) सेट करा आणि
32 बिट मशीनसाठी पथ = (install_dir/tools/bin $path) सेट करा
केस 2: -64bit कमांड लाइन पर्याय वापरणे
कमांड-लाइनमध्ये 64बिट एक्झिक्युटेबल सुरू करण्यासाठी -64bit पर्याय निर्दिष्ट करा.
केस 3: INCA_64BIT किंवा CDS_AUTO_64BIT पर्यावरण व्हेरिएबल सेट करणे
INCA_64BIT व्हेरिएबलला बुलियन मानले जाते. तुम्ही हे व्हेरिएबल कोणत्याही मूल्यावर किंवा शून्य स्ट्रिंगवर सेट करू शकता.
setenv INCA_64BIT

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: द INCA_64BIT पर्यावरण व्हेरिएबल इतर Cadence साधनांवर परिणाम करत नाही, जसे की IC टूल्स. तथापि, इनसीसिव्ह टूल्ससाठी, INCA_64BIT व्हेरिएबल CDS_AUTO_64BIT पर्यावरण व्हेरिएबलसाठी सेटिंग ओव्हरराइड करते. जर INCA_64BIT पर्यावरण व्हेरिएबल सेट केले असेल, तर सर्व इन्सीसिव्ह टूल्स 64-बिट मोडमध्ये चालतात. setenv CDS_AUTO_64BIT समाविष्ट: INCA
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: द INCA ही स्ट्रिंग मोठ्या अक्षरात असणे आवश्यक आहे. सर्व एक्झिक्युटेबल एकतर 32-बिट मोडमध्ये किंवा 64-बिट मोडमध्ये चालवणे आवश्यक आहे, खालीलप्रमाणे एक एक्झिक्यूटेबल समाविष्ट करण्यासाठी व्हेरिएबल सेट करू नका:
setenv CDS_AUTO_64BIT समाविष्ट करा:ncelab

इतर कॅडेन्स टूल्स, जसे की IC टूल्स, 64-बिट किंवा 32-बिट एक्झिक्युटेबल्सची निवड नियंत्रित करण्यासाठी CDS_AUTO_64BIT पर्यावरण व्हेरिएबल देखील वापरतात. खालील सारणी दाखवते की तुम्ही CDS_AUTO_64BIT व्हेरिएबल कसे सेट करू शकता ते सर्व मोड्समध्ये Incisive टूल्स आणि IC टूल्स चालवण्यासाठी.
तक्ता 3-1. CDS_AUTO_64BIT व्हेरिएबल्स

CDS_AUTO_64BIT व्हेरिएबल भेदक साधने आयसी साधने
setenv CDS_AUTO_64BIT सर्व 64 बिट 64 बिट
setenv CDS_AUTO_64BIT काहीही नाही 32 बिट 32 बिट
setenv CDS_AUTO_64BIT वगळा:ic_binary 64 बिट 32 बिट
setenv CDS_AUTO_64BIT वगळा:INCA 32 बिट 64 बिट

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: सर्व इन्सिसिव्ह टूल्स एकतर 32-बिट मोडमध्ये किंवा 64-बिट मोडमध्ये चालवणे आवश्यक आहे, खालीलप्रमाणे विशिष्ट एक्झिक्युटेबल वगळण्यासाठी EXCLUDE वापरू नका: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
इनसीसिव्ह टूल्स वगळण्यासाठी तुम्ही CDS_AUTO_64BIT व्हेरिएबल सेट केल्यास (setenv CDS_AUTO_64BIT EXCLUDE:INCA), सर्व इन्सिसिव्ह टूल्स 32-बिट मोडमध्ये चालतात. तथापि, -64bit कमांड-लाइन पर्याय पर्यावरण व्हेरिएबल ओव्हरराइड करतो.
खालील कॉन्फिगरेशन files तुम्हाला तुमचा डेटा व्यवस्थापित करण्यात आणि सिम्युलेशन टूल्स आणि युटिलिटीजचे ऑपरेशन नियंत्रित करण्यात मदत करते:

  • लायब्ररी मॅपिंग file (cds.lib)—तुमच्या डिझाइनच्या स्थानासाठी तार्किक नाव परिभाषित करते.
  • लायब्ररी आणि त्यांना भौतिक निर्देशिकेच्या नावांसह संबद्ध करते.
  • चल file (hdl.var)- सिम्युलेशन टूल्स आणि युटिलिटीजच्या वर्तनावर परिणाम करणारे व्हेरिएबल्स परिभाषित करते.

3.2 संकलित लायब्ररी डाउनलोड करा (एक प्रश्न विचारा)
Microsemi's वरून Cadence Incisive साठी लायब्ररी डाउनलोड करा webसाइट
3.3 NCSim स्क्रिप्ट तयार करणे File (एक प्रश्न विचारा)
run.do ची प्रत तयार केल्यानंतर files, NCSim वापरून तुमचे सिम्युलेशन चालविण्यासाठी या चरणांचे पालन करा:

  1. cds.lib तयार करा file जे प्रवेशयोग्य लायब्ररी आणि त्यांचे स्थान परिभाषित करते. द file लायब्ररी लॉजिकल नावे त्यांच्या भौतिक निर्देशिकेच्या मार्गांवर मॅप करणारी विधाने समाविष्ट करतात. उदाample, जर तुम्ही presynth simulation चालवत असाल, cds.lib file खालील कोडब्लॉकमध्ये दाखवल्याप्रमाणे लिहिले आहे.
    presynth ./presynth परिभाषित करा
    COREAHBLITE_LIB ./COREAHBLITE_LIB परिभाषित करा
    स्मार्टफ्यूजन परिभाषित करा2
  2. hdl.var तयार करा file, एक पर्यायी कॉन्फिगरेशन file ज्यामध्ये कॉन्फिगरेशन व्हेरिएबल्स असतात, जे तुमचे डिझाइन वातावरण कसे कॉन्फिगर केले जाते ते ठरवते. खालील चल files समाविष्ट आहेत:
    - व्हेरिएबल्स ज्याचा वापर वर्क लायब्ररी निर्दिष्ट करण्यासाठी केला जातो जेथे कंपायलर संकलित वस्तू आणि इतर व्युत्पन्न डेटा संग्रहित करतो.
    - व्हेरिलॉग, व्हेरिएबल्ससाठी (LIB_MAP, VIEW_MAP, WORK) जे लायब्ररी निर्दिष्ट करण्यासाठी वापरले जातात आणि viewजेव्हा विस्तारक उदाहरणे सोडवतो तेव्हा शोधण्यासाठी s.
    - व्हेरिएबल्स जे तुम्हाला कंपाइलर, इलेबोरेटर आणि सिम्युलेटर कमांड-लाइन पर्याय आणि युक्तिवाद परिभाषित करण्याची परवानगी देतात.
    प्रीसिंथ सिम्युलेशनच्या बाबतीत उदाampवर दर्शविलेले le, आमच्याकडे तीन RTL आहेत files: av, bv, आणि testbench.v, जे अनुक्रमे presynth, COREAHBLITE_LIB आणि presynth लायब्ररीमध्ये संकलित करणे आवश्यक आहे. hdl.var file खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे लिहिले जाऊ शकते.
    वर्क प्रेसिंथ परिभाषित करा
    PROJECT_DIR <चे स्थान परिभाषित करा files>
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB )
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
    LIB_MAP परिभाषित करा ( $LIB_MAP, + => presynth )
  3. डिझाइन संकलित करा filencvlog पर्याय वापरत आहे.
    ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
    ncvlog.log –update –linedebug av bv testbench.v
  4. एनसेलॅब वापरून डिझाइन विस्तृत करा. डिझाईनमधील इन्स्टंटिएशन आणि कॉन्फिगरेशन माहितीवर आधारित डिझाईन पदानुक्रम तयार करतो, सिग्नल कनेक्टिव्हिटी स्थापित करतो आणि डिझाइनमधील सर्व ऑब्जेक्ट्ससाठी प्रारंभिक मूल्यांची गणना करतो. विस्तृत डिझाइन पदानुक्रम सिम्युलेशन स्नॅपशॉटमध्ये संग्रहित केले जाते, जे सिम्युलेटर चालविण्यासाठी सिम्युलेटर वापरत असलेल्या तुमच्या डिझाइनचे प्रतिनिधित्व आहे.
    ncelab –संदेश –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
    प्रवेश +rwc -status worklib. : मॉड्यूल
    पोस्ट-लेआउट सिम्युलेशन दरम्यान विस्तार
    पोस्ट-लेआउट सिम्युलेशनच्या बाबतीत, प्रथम SDF file ncsdfc कमांड वापरून विस्तारापूर्वी संकलित करणे आवश्यक आहे.
    ncsdfcfileनाव>.sdf -आउटपुटfileनाव>.sdf.X
    विस्तारादरम्यान खालील कोडब्लॉकमध्ये दाखवल्याप्रमाणे –autosdf पर्यायासह संकलित SDF आउटपुट वापरा.
    ncelab -autosdf –संदेश –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
    15 -प्रवेश +rwc -status worklib. : मॉड्यूल –sdf_cmd_file ./
    sdf_cmd_file
    sdf_cmd_file खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे असणे आवश्यक आहे.
    COMPILED_SDF_FILE = " file>"
  5. ncsim वापरून अनुकरण करा. विस्तारानंतर एक सिम्युलेशन स्नॅपशॉट तयार केला जातो, जो सिम्युलेशनसाठी ncsim द्वारे लोड केला जातो. तुम्ही बॅच मोड किंवा GUI मोडमध्ये चालवू शकता.
    ncsim –संदेश –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log -
    एररमॅक्स 15 - स्टेटस वर्कलिब. : मॉड्यूल

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: संकलित करणे, विस्तृत करणे आणि अनुकरण करणे या वरील सर्व तीन पायऱ्या शेल स्क्रिप्टमध्ये ठेवल्या जाऊ शकतात file आणि कमांड-लाइनवरून प्राप्त केले. या तीन पायऱ्या वापरण्याऐवजी, खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे ncverilog किंवा irun पर्याय वापरून एका चरणात डिझाइनचे नक्कल केले जाऊ शकते.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files डिझाइनमध्ये वापरले जाते >
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
डिझाइनमध्ये वापरलेले>

3.3.1 ज्ञात समस्या (एक प्रश्न विचारा)
टेस्टबेंच वर्कअराउंड
वापरकर्त्याने व्युत्पन्न केलेल्या टेस्टबेंचमधील क्लॉक फ्रिक्वेन्सी किंवा Libero SoC द्वारे व्युत्पन्न केलेले डीफॉल्ट टेस्टबेंच NCSim सह कार्य करत नाही.
नेहमी @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
सिम्युलेशन चालविण्यासाठी खालीलप्रमाणे सुधारणा करा:
नेहमी #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: संकलित NCSim साठी लायब्ररी प्लॅटफॉर्म विशिष्ट आहेत (म्हणजे 64 बिट लायब्ररी 32 बिट प्लॅटफॉर्मशी सुसंगत नाहीत आणि त्याउलट).
MSS आणि SERDES वापरून पोस्टसिंथ आणि पोस्ट-लेआउट सिम्युलेशन MSS ब्लॉक असलेल्या डिझाइन्सचे पोस्टसिंथ सिम्युलेशन किंवा SERDES वापरून डिझाइन्सचे पोस्ट-लेआउट सिम्युलेशन चालवताना, -libmap पर्याय असल्यास BFM सिम्युलेशन कार्य करत नाहीत.
विस्तारादरम्यान निर्दिष्ट नाही. याचे कारण असे की विस्तारादरम्यान, MSS वर्क लायब्ररीमधून सोडवले जाते (डीफॉल्ट बाइंडिंग आणि वर्कलिब पोस्टसिंथ/पोस्ट-लेआउट असल्यामुळे) जेथे ते फक्त एक निश्चित कार्य आहे.
MSS चे निराकरण करण्यासाठी खालील कोड ब्लॉकमध्ये दाखवल्याप्रमाणे ncelab कमांड लिहिणे आवश्यक आहे
SmartFusion2 पूर्वसंकलित लायब्ररीमधून ब्लॉक करा.

ncelab -libmap lib.map -libverbose -संदेश -प्रवेश +rwc cfg1
आणि lib.map file खालीलप्रमाणे असणे आवश्यक आहे:
कॉन्फिगरेशन cfg1;
डिझाइन ;
डीफॉल्ट liblist smartfusion2 ;
endconfig
हे वर्क लायब्ररी म्हणजेच postsynth/ post-layout मध्ये पाहण्यापूर्वी SmartFusion2 लायब्ररीमधील कोणत्याही सेलचे निराकरण करते.
–libmap पर्याय डीफॉल्टनुसार प्रत्येक सिम्युलेशनसाठी (presynth, postsynth, आणि post-layout) विस्तारादरम्यान वापरला जाऊ शकतो. हे सिम्युलेशन समस्या टाळते जे लायब्ररीतील उदाहरणांच्या निराकरणामुळे उद्भवते.
ncelab: *F,INTERR: अंतर्गत अपवाद
-libmap पर्याय वापरून पोस्ट-सिंथ आणि पोस्ट-लेआउट सिम्युलेशन दरम्यान SmartFusion 2 आणि IGLOO 2 मधील FDDR असलेल्या डिझाईन्ससाठी हा ncelab टूल अपवाद एक सावध आहे.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: ही समस्या कॅडन्स सपोर्ट टीमला (SAR 52113) कळवण्यात आली आहे.

3.4 एसample Tcl आणि शेल स्क्रिप्ट Files (एक प्रश्न विचारा)
खालील files कॉन्फिगरेशन आहेत fileडिझाइन आणि शेल स्क्रिप्ट सेट करण्यासाठी आवश्यक आहे file NCSim कमांड चालवण्यासाठी.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
COREAHBLITE_LIB ./COREAHBLITE_LIB परिभाषित करा
presynth ./presynth परिभाषित करा

Hdl.var
वर्क प्रेसिंथ परिभाषित करा
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ परिभाषित करा
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -संदेश -cdslib ./cds.lib -hdlvar ./hdl.var
-काम presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -संदेश -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module

३.५ ऑटोमेशन (एक प्रश्न विचारा)
खालील स्क्रिप्ट file ModelSim run.do चे रुपांतर करते fileकॉन्फिगरेशनमध्ये आहे fileNCSim वापरून सिम्युलेशन चालविण्यासाठी आवश्यक आहे.
स्क्रिप्ट File वापर
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
लायब्ररीचे_स्थान_पूर्वसंकलित_केले

Cadence_parser.pl
#!/usr/bin/perl -w

########################## ##########################
#################
#वापर: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family precompiled_Libraries_location#

########################## ##########################
#################
POSIX वापरा;
कठोर वापरा;
माझे ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
उप क्वेस्ट_पार्सर {
माझे $ModelSim_run_do = $_[0];
माझे $actel_family = $_[1];
माझे $lib_location = $_[2];
माझे $राज्य;
जर ( -e “$ModelSim_run_do” )
{
उघडा (INFILE,"$ModelSim_run_do");
माझे @ModelSim_run_do =FILE>;
माझी $लाइन;
जर ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
उघडा (बाहेरFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
उघडा (बाहेरFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(पोस्टलेआउट)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
उघडा (बाहेरFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} दुसरे
{
मुद्रित करा “चुकीचे इनपुट दिले file\n";
प्रिंट “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"लायब्ररी_स्थान\"\n";
}
foreach $line (@ModelSim_run_do)
{
#सामान्य ऑपरेशन्स
$लाइन =~ s/..\/designer.*simulation\///g;
$लाइन =~ s/$state/$state\_questa/g;
#प्रिंट आउटFILE "$लाइन \n";
जर ($लाइन =~ m/vmap\s+.*($actel_family)/)
{
मुद्रित कराFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($लाइन =~ m/vmap\s+(.*._LIB)/)
{
$लाइन =~ s/..\/component/..\/..\/component/g;
मुद्रित कराFILE "$लाइन \n";
} एल्सिफ ($लाइन =~ m/vsim/)
{
$लाइन =~ s/vsim/vsim -novopt/g;
मुद्रित कराFILE "$लाइन \n";
} दुसरे
{
मुद्रित कराFILE "$लाइन \n";
}
}
बंद (INFILE);
बंद कराFILE);
} इतर {
प्रिंट “$ModelSim_run_do अस्तित्वात नाही. पुन्हा सिम्युलेशन पुन्हा चालवा \n”;
}
}

Cadence Xcelium सेटअप (मायक्रोचिप लॉगिन)

आपल्याला स्क्रिप्ट तयार करण्याची आवश्यकता आहे file Cadence Xcelium सिम्युलेटर चालवण्यासाठी ModelSim ME/ModelSim Pro ME run.do प्रमाणे. या चरणांचे अनुसरण करा आणि स्क्रिप्ट तयार करा file Xcelium साठी किंवा स्क्रिप्ट वापरा file ModelSim ME/ModelSim Pro ME run.do मध्ये रूपांतरित करण्यासाठी प्रदान केले आहे fileकॉन्फिगरेशनमध्ये एस files Xcelium वापरून सिम्युलेशन चालविण्यासाठी आवश्यक आहे.
4.1 पर्यावरण परिवर्तने (एक प्रश्न विचारा)
Cadence Xcelium चालवण्यासाठी, खालील पर्यावरण व्हेरिएबल्स कॉन्फिगर करा:

  1. LM_LICENSE_FILE: परवान्यासाठी पॉइंटर समाविष्ट करणे आवश्यक आहे file.
  2. cds_root: Cadence Incisive Installation च्या होम डिरेक्टरी स्थानाकडे निर्देश करणे आवश्यक आहे.
  3. PATH: cds_root (उदा.
    $cds_root/tools/bin/64bit (64 बिट मशीनसाठी आणि $cds_root/tools/bin 32 बिटसाठी
    मशीन).

64-बिट आणि 32-बिट ऑपरेटिंग सिस्टीममध्ये स्विच झाल्यास सिम्युलेशन वातावरण सेट करण्याचे तीन मार्ग आहेत:
केस 1: PATH व्हेरिएबल
64 बिट मशीनसाठी पथ = (install_dir/tools/bin/64bit $path) सेट करा आणि
32 बिट मशीनसाठी पथ = (install_dir/tools/bin $path) सेट करा
केस 2: -64bit कमांड लाइन पर्याय वापरणे
64-बिट एक्झिक्युटेबल सुरू करण्यासाठी कमांड-लाइनमध्ये -64bit पर्याय निर्दिष्ट करा.
केस 3: INCA_64BIT किंवा CDS_AUTO_64BIT पर्यावरण व्हेरिएबल सेट करणे
INCA_64BIT व्हेरिएबलला बुलियन मानले जाते. तुम्ही हे व्हेरिएबल कोणत्याही मूल्यावर किंवा शून्यावर सेट करू शकता
स्ट्रिंग
setenv INCA_64BIT

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: द INCA_64BIT पर्यावरण व्हेरिएबल इतर Cadence साधनांवर परिणाम करत नाही, जसे की IC टूल्स. तथापि, इनसीसिव्ह टूल्ससाठी, INCA_64BIT व्हेरिएबल CDS_AUTO_64BIT पर्यावरण व्हेरिएबलसाठी सेटिंग ओव्हरराइड करते. जर INCA_64BIT पर्यावरण व्हेरिएबल et असेल, तर सर्व इन्सीसिव्ह टूल्स 64-बिट मोडमध्ये चालतात.
setenv CDS_AUTO_64BIT समाविष्ट: INCA
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: द INCA ही स्ट्रिंग मोठ्या अक्षरात असणे आवश्यक आहे. सर्व एक्झिक्युटेबल एकतर 2-बिट मोडमध्ये किंवा 64-बिट मोडमध्ये चालवणे आवश्यक आहे, खालीलप्रमाणे एक एक्झिक्यूटेबल समाविष्ट करण्यासाठी व्हेरिएबल सेट करू नका:
setenv CDS_AUTO_64BIT समाविष्ट करा:ncelab
इतर कॅडेन्स टूल्स, जसे की IC टूल्स, 64-बिट किंवा 32-बिट एक्झिक्युटेबल्सची निवड नियंत्रित करण्यासाठी CDS_AUTO_64BIT पर्यावरण व्हेरिएबल देखील वापरतात. खालील सारणी दाखवते की तुम्ही CDS_AUTO_64BIT व्हेरिएबल कसे सेट करू शकता ते सर्व मोड्समध्ये Incisive टूल्स आणि IC टूल्स चालवण्यासाठी.

तक्ता 4-1. CDS_AUTO_64BIT व्हेरिएबल्स

CDS_AUTO_64BIT व्हेरिएबल भेदक साधने आयसी साधने
setenv CDS_AUTO_64BIT सर्व 64-बिट 64-बिट
setenv CDS_AUTO_64BIT काहीही नाही 32-बिट 32-बिट
setenv CDS_AUTO_64BIT
वगळा:ic_binary		 64-बिट 32-बिट
setenv CDS_AUTO_64BIT वगळा:INCA 32-बिट 64-बिट

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: सर्व इन्सिसिव्ह टूल्स एकतर 32-बिट मोडमध्ये किंवा 64-बिट मोडमध्ये चालवणे आवश्यक आहे, खालीलप्रमाणे विशिष्ट एक्झिक्युटेबल वगळण्यासाठी EXCLUDE वापरू नका:
setenv CDS_AUTO_64BIT वगळा:ncelab
इन्सीसिव्ह टूल्स वगळण्यासाठी तुम्ही CDS_AUTO_64BIT व्हेरिएबल सेट केल्यास (setenv
CDS_AUTO_64BIT वगळणे:INCA), सर्व इन्सिसिव्ह टूल्स 32-बिट मोडमध्ये चालवले जातात. तथापि, द
-64bit कमांड-लाइन पर्याय पर्यावरण व्हेरिएबल ओव्हरराइड करतो.
खालील कॉन्फिगरेशन files तुम्हाला तुमचा डेटा व्यवस्थापित करण्यात आणि सिम्युलेशन टूल्स आणि युटिलिटीजचे ऑपरेशन नियंत्रित करण्यात मदत करते:

  • लायब्ररी मॅपिंग file (cds.lib) तुमच्या डिझाइनच्या स्थानासाठी तार्किक नाव परिभाषित करते.
  • लायब्ररी आणि त्यांना भौतिक निर्देशिकेच्या नावांसह संबद्ध करते.
  • चल file (hdl.var) सिम्युलेशन टूल्स आणि युटिलिटीजच्या वर्तनावर परिणाम करणारे व्हेरिएबल्स परिभाषित करते.

4.2 संकलित लायब्ररी डाउनलोड करा (एक प्रश्न विचारा)
Microsemi's वरून Cadence Xcelium साठी लायब्ररी डाउनलोड करा webसाइट
4.3 Xcelium स्क्रिप्ट तयार करणे file (एक प्रश्न विचारा)
run.do ची प्रत तयार केल्यानंतर files, Xcelium स्क्रिप्ट वापरून तुमचे सिम्युलेशन चालवण्यासाठी खालील पायऱ्या करा file.

  1. cds.lib तयार करा file कोणती लायब्ररी प्रवेशयोग्य आहेत आणि ती कुठे आहेत हे परिभाषित करते.
    द file लायब्ररी लॉजिकल नावे त्यांच्या भौतिक निर्देशिकेच्या मार्गांवर मॅप करणारी विधाने समाविष्ट करतात. उदाample, जर तुम्ही presynth simulation चालवत असाल, cds.lib file खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे लिहिले जाऊ शकते.
    presynth ./presynth परिभाषित करा
    COREAHBLITE_LIB ./COREAHBLITE_LIB परिभाषित करा
    स्मार्टफ्यूजन परिभाषित करा2
  2. hdl.var तयार करा file जे एक पर्यायी कॉन्फिगरेशन आहे file ज्यामध्ये कॉन्फिगरेशन व्हेरिएबल्स असतात, जे तुमचे डिझाइन वातावरण कसे कॉन्फिगर केले जाते ते ठरवते. यात समाविष्ट:
    - व्हेरिएबल्स ज्याचा वापर वर्क लायब्ररी निर्दिष्ट करण्यासाठी केला जातो जेथे कंपायलर संकलित वस्तू आणि इतर व्युत्पन्न डेटा संग्रहित करतो.
    - व्हेरिलॉग, व्हेरिएबल्ससाठी (LIB_MAP, VIEW_MAP, WORK) जे लायब्ररी निर्दिष्ट करण्यासाठी वापरले जातात आणि viewजेव्हा विस्तारक उदाहरणे सोडवतो तेव्हा शोधण्यासाठी s.
    - व्हेरिएबल्स जे तुम्हाला कंपाइलर, इलेबोरेटर आणि सिम्युलेटर कमांड-लाइन पर्याय आणि युक्तिवाद परिभाषित करण्याची परवानगी देतात.
    प्रीसिंथ सिम्युलेशनच्या बाबतीत उदाampवर दर्शविलेले le, आमच्याकडे 3 RTL आहे files av, bv आणि testbench.v, जे अनुक्रमे presynth, COREAHBLITE_LIB आणि presynth लायब्ररीमध्ये संकलित करणे आवश्यक आहे. hdl.var file खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे लिहिले जाऊ शकते.
    वर्क प्रेसिंथ परिभाषित करा
    PROJECT_DIR <चे स्थान परिभाषित करा files>
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB )
    LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
    LIB_MAP परिभाषित करा ( $LIB_MAP, + => presynth )
  3. डिझाइन संकलित करा filencvlog पर्याय वापरत आहे.
    xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
    ncvlog.log –update –linedebug av bv testbench.v
  4. एनसेलॅब वापरून डिझाइन विस्तृत करा. डिझाईनमधील इन्स्टंटिएशन आणि कॉन्फिगरेशन माहितीवर आधारित डिझाईन पदानुक्रम तयार करतो, सिग्नल कनेक्टिव्हिटी स्थापित करतो आणि डिझाइनमधील सर्व ऑब्जेक्ट्ससाठी प्रारंभिक मूल्यांची गणना करतो. विस्तृत डिझाइन पदानुक्रम सिम्युलेशन स्नॅपशॉटमध्ये संग्रहित केले जाते, जे सिम्युलेटर चालविण्यासाठी सिम्युलेटर वापरत असलेल्या तुमच्या डिझाइनचे प्रतिनिधित्व आहे.
    Xcelium –संदेश –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
    प्रवेश +rwc -status worklib. : मॉड्यूल
    पोस्ट-लेआउट सिम्युलेशन दरम्यान विस्तार
    पोस्ट-लेआउट सिम्युलेशनच्या बाबतीत, प्रथम SDF file ncsdfc कमांड वापरून विस्तारापूर्वी संकलित करणे आवश्यक आहे.
    एक्सेलियमfileनाव>.sdf -आउटपुटfileनाव>.sdf.X
    विस्तारादरम्यान खालील कोडब्लॉकमध्ये दाखवल्याप्रमाणे –autosdf पर्यायासह संकलित SDF आउटपुट वापरा.
    xmelab -autosdf –संदेश –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
    15 -प्रवेश +rwc -status worklib. : मॉड्यूल –sdf_cmd_file ./
    sdf_cmd_file
    sdf_cmd_file खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे असणे आवश्यक आहे.
    COMPILED_SDF_FILE = " file>"
  5. Xcelium वापरून नक्कल करा. विस्तारानंतर सिम्युलेशन स्नॅपशॉट तयार केला जातो जो सिम्युलेशनसाठी Xcelium द्वारे लोड केला जातो. हे बॅच मोड किंवा GUI मोडमध्ये चालवले जाऊ शकते.
    xmsim –संदेश –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log -
    एररमॅक्स 15 - स्टेटस वर्कलिब. : मॉड्यूल
    Cadence Xcelium सेटअप
    MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: सर्व संकलित करणे, विस्तृत करणे आणि अनुकरण करणे या वरील तीन पायऱ्या शेल स्क्रिप्टमध्ये ठेवल्या जाऊ शकतात file आणि कमांड-लाइनवरून प्राप्त केले. या तीन पायऱ्या वापरण्याऐवजी, खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे ncverilog किंवा xrun पर्याय वापरून डिझाइन एका चरणात सिम्युलेट केले जाऊ शकते.
    xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <सर्व आरटीएल
    files डिझाइनमध्ये वापरले जाते >
    xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
    डिझाइनमध्ये वापरलेले>

4.3.1 ज्ञात समस्या (एक प्रश्न विचारा)
टेस्टबेंच वर्कअराउंड
वापरकर्त्याद्वारे व्युत्पन्न केलेल्या टेस्टबेंचमधील क्लॉक फ्रिक्वेन्सी किंवा Libero SoC द्वारे व्युत्पन्न केलेले डीफॉल्ट टेस्टबेंचमध्ये क्लॉक फ्रिक्वेन्सी निर्दिष्ट करण्यासाठी खालील विधान वापरणे Xcelium सह कार्य करत नाही.
नेहमी @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
सिम्युलेशन चालविण्यासाठी खालीलप्रमाणे सुधारणा करा:
नेहमी #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: Xcelium साठी संकलित लायब्ररी प्लॅटफॉर्म विशिष्ट आहेत (म्हणजे 64 बिट लायब्ररी 32 बिट प्लॅटफॉर्मशी सुसंगत नाहीत आणि त्याउलट).
MSS आणि SERDES वापरून पोस्टसिंथ आणि पोस्ट-लेआउट सिम्युलेशन
MSS ब्लॉक असलेल्या डिझाईन्सचे पोस्टसिंथ सिम्युलेशन किंवा SERDES वापरून डिझाइनचे पोस्ट-लेआउट सिम्युलेशन चालवत असताना, विस्तारादरम्यान –libmap पर्याय निर्दिष्ट न केल्यास BFM सिम्युलेशन कार्य करत नाहीत. याचे कारण असे की विस्तारादरम्यान, MSS वर्क लायब्ररीमधून सोडवले जाते (डीफॉल्ट बाइंडिंग आणि वर्कलिब पोस्टसिंथ/पोस्ट-लेआउट असल्यामुळे) जेथे ते फक्त एक निश्चित कार्य आहे.
SmartFusion2 प्रीकंपाइल केलेल्या लायब्ररीतील MSS ब्लॉकचे निराकरण करण्यासाठी खालील कोड ब्लॉकमध्ये दाखवल्याप्रमाणे ncelab कमांड लिहिणे आवश्यक आहे.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
आणि lib.map file खालीलप्रमाणे असणे आवश्यक आहे:
कॉन्फिगरेशन cfg1;
डिझाइन ;
डीफॉल्ट liblist smartfusion2 ;
endconfig
वर्क लायब्ररी उदा. postsynth/post-layout मध्ये पाहण्यापूर्वी SmartFusion2 लायब्ररीमधील कोणत्याही सेलचे निराकरण करणे आवश्यक आहे.
–libmap पर्याय डीफॉल्टनुसार प्रत्येक सिम्युलेशनसाठी (presynth, postsynth आणि post-layout) विस्तारादरम्यान वापरला जाऊ शकतो. हे सिम्युलेशन समस्या टाळते जे लायब्ररीतील उदाहरणांच्या निराकरणामुळे उद्भवते.
xmelab: *F,INTERR: अंतर्गत अपवाद
हा एनसेलॅब टूल अपवाद SmartFusion2 आणि IGLOO2 मधील FDDR असलेल्या डिझाइनसाठी एक सावध आहे
पोस्टसिंथ आणि पोस्ट-लेआउट सिम्युलेशन दरम्यान –libmap पर्याय वापरून.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: ही समस्या कॅडन्स सपोर्ट टीमला (SAR 52113) कळवण्यात आली आहे.

4.4 एसample Tcl आणि शेल स्क्रिप्ट files (एक प्रश्न विचारा)
खालील files कॉन्फिगरेशन आहेत fileडिझाइन आणि शेल स्क्रिप्ट सेट करण्यासाठी आवश्यक आहे file Xcelium कमांड चालवण्यासाठी.
Cds.lib
smartfusion2 परिभाषित करा /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
COREAHBLITE_LIB ./COREAHBLITE_LIB परिभाषित करा
presynth ./presynth परिभाषित करा
Hdl.var
वर्क प्रेसिंथ परिभाषित करा
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ परिभाषित करा
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP परिभाषित करा ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -संदेश -cdslib ./cds.lib -hdlvar ./hdl.var
-काम presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -संदेश -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module

३.५ ऑटोमेशन (मायक्रोचिप लॉगिन)
खालील स्क्रिप्ट file ModelSim run.do रूपांतरित करते fileकॉन्फिगरेशनमध्ये आहे files Xcelium वापरून सिम्युलेशन चालविण्यासाठी आवश्यक आहे.
स्क्रिप्ट File वापर
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
लायब्ररीचे_स्थान_पूर्वसंकलित_केले
Cadence_parser.pl
#!/usr/bin/perl -w

########################## ##########################
#################
#वापर: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family precompiled_Libraries_location#

########################## ##########################
#################
POSIX वापरा;
कठोर वापरा;
माझे ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);

&questa_parser($postlayout, $family, $lib_location);
उप क्वेस्ट_पार्सर {
माझे $ModelSim_run_do = $_[0];
माझे $actel_family = $_[1];
माझे $lib_location = $_[2];
माझे $राज्य;
जर ( -e “$ModelSim_run_do” )
{
उघडा (INFILE,"$ModelSim_run_do");
माझे @ModelSim_run_do =FILE>;
माझी $लाइन;
जर ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
उघडा (बाहेरFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
उघडा (बाहेरFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(पोस्टलेआउट)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
उघडा (बाहेरFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} दुसरे
{
मुद्रित करा “चुकीचे इनपुट दिले file\n";
प्रिंट “#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"लायब्ररी_स्थान\"\n";
}
foreach $line (@ModelSim_run_do)
{
#सामान्य ऑपरेशन्स
$लाइन =~ s/..\/designer.*simulation\///g;
$लाइन =~ s/$state/$state\_questa/g;
#प्रिंट आउटFILE "$लाइन \n";
जर ($लाइन =~ m/vmap\s+.*($actel_family)/)
{
मुद्रित कराFILE "vmap $actel_family \"$lib_location\"\n";
} elsif ($लाइन =~ m/vmap\s+(.*._LIB)/)
{
$लाइन =~ s/..\/component/..\/..\/component/g;
मुद्रित कराFILE "$लाइन \n";
} एल्सिफ ($लाइन =~ m/vsim/)
{
$लाइन =~ s/vsim/vsim -novopt/g;
मुद्रित कराFILE "$लाइन \n";
} दुसरे
{
मुद्रित कराFILE "$लाइन \n";
}
}
बंद (INFILE);
बंद कराFILE);
} इतर {
प्रिंट “$ModelSim_run_do अस्तित्वात नाही. पुन्हा सिम्युलेशन पुन्हा चालवा \n”;
}
}

सीमेन्स क्वेस्टसिम सेटअप/मॉडेलसिम सेटअप (एक प्रश्न विचारा)

धावा.do files, मॉडेलसिम मायक्रोसेमी एडिशन्स वापरून सिम्युलेशनसाठी Libero SoC द्वारे व्युत्पन्न केलेले, QuestaSim/ModelSim SE/DE/PE वापरून सिम्युलेशनसाठी एकाच बदलासह वापरले जाऊ शकते. ModelSim ME/ModelSim Pro ME मध्ये run.do file, पूर्वसंकलित लायब्ररी स्थान सुधारित करणे आवश्यक आहे.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्त्वाचे: 
डीफॉल्टनुसार, मॉडेलसिम प्रो ME व्यतिरिक्त सिम्युलेशन टूल सिम्युलेशन दरम्यान डिझाइन ऑप्टिमायझेशन करते जे डिझाइन ऑब्जेक्ट्स आणि इनपुट उत्तेजना सारख्या सिम्युलेशन आर्टिफॅक्ट्समधील दृश्यमानतेवर परिणाम करू शकते.
वर्बोज, सेल्फ-चेकिंग टेस्टबेंच वापरून कॉम्प्लेक्स सिम्युलेशनसाठी सिम्युलेशन रनटाइम कमी करण्यासाठी हे विशेषत: उपयुक्त आहे. तथापि, डीफॉल्ट ऑप्टिमायझेशन सर्व सिम्युलेशनसाठी योग्य असू शकत नाही, विशेषत: ज्या प्रकरणांमध्ये तुम्ही वेव्ह विंडो वापरून सिम्युलेशन परिणामांची ग्राफिकली तपासणी करण्याची अपेक्षा करता.
या ऑप्टिमायझेशनमुळे उद्भवलेल्या समस्यांचे निराकरण करण्यासाठी, आपण डिझाइनमध्ये दृश्यमानता पुनर्संचयित करण्यासाठी सिम्युलेशन दरम्यान योग्य आदेश आणि संबंधित युक्तिवाद जोडणे आवश्यक आहे. टूल-विशिष्ट आदेशांसाठी, वापरात असलेल्या सिम्युलेटरचे दस्तऐवजीकरण पहा.

5.1 पर्यावरण परिवर्तने (एक प्रश्न विचारा)
खालील आवश्यक पर्यावरणीय चल आहेत.

  • LM_LICENSE_FILE: परवान्याचा मार्ग समाविष्ट करणे आवश्यक आहे file.
  • MODEL_TECH: QuestaSim इंस्टॉलेशनच्या होम डिरेक्टरी स्थानाचा मार्ग ओळखणे आवश्यक आहे.
  • PATH: MODEL_TECH द्वारे निर्देशित केलेल्या एक्झिक्युटेबल स्थानाकडे निर्देश करणे आवश्यक आहे.

5.2 मेंटॉर क्वेस्टसिमसाठी run.do रूपांतरित करणे (एक प्रश्न विचारा)
धावा.do fileमॉडेलसिम मायक्रोसेमी एडिशन्स वापरून सिम्युलेशनसाठी Libero SoC द्वारे व्युत्पन्न केलेले s एकाच बदलासह QuestaSim/ModelSim_SE वापरून सिम्युलेशनसाठी वापरले जाऊ शकतात.
MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: सर्व QuestaSim वापरून नक्कल केलेल्या डिझाइनमध्ये -novopt समाविष्ट करणे आवश्यक आहे
run.do स्क्रिप्टमध्ये vsim कमांडसह पर्याय files.
5.3 संकलित लायब्ररी डाउनलोड करा (एक प्रश्न विचारा)
Microsemi's वरून Mentor ग्राफिक्स QuestaSim साठी लायब्ररी डाउनलोड करा webसाइट

Synopsys VCS सेटअप (एक प्रश्न विचारा)

मायक्रोसेमीने शिफारस केलेला प्रवाह VCS मधील विस्तृत आणि संकलित प्रवाहावर अवलंबून असतो. या दस्तऐवजात स्क्रिप्टचा समावेश आहे file जे run.do स्क्रिप्ट वापरते files Libero SoC द्वारे व्युत्पन्न केले जाते आणि सेटअप व्युत्पन्न करते fileVCS सिम्युलेशनसाठी आवश्यक आहे. पटकथा file run.do वापरते file खालील गोष्टी करण्यासाठी.

  • लायब्ररी मॅपिंग तयार करा file, जे synopsys_sim.setup वापरून केले जाते file जेथे VCS सिम्युलेशन चालू आहे त्याच निर्देशिकेत स्थित आहे.
  • शेल स्क्रिप्ट तयार करा file VCS वापरून तुमची रचना विस्तृत आणि संकलित करण्यासाठी.

6.1 पर्यावरण परिवर्तने (एक प्रश्न विचारा)
तुमच्या सेटअपच्या आधारावर VCS साठी योग्य वातावरणीय चल सेट करा. VCS दस्तऐवजीकरणानुसार आवश्यक पर्यावरणीय चल आहेत:

  • LM_LICENSE_FILE: लायसन्स सर्व्हरवर पॉइंटर समाविष्ट करणे आवश्यक आहे.
  • VCS_HOME: VCS इंस्टॉलेशनच्या होम डिरेक्टरी स्थानाकडे निर्देश करणे आवश्यक आहे.
  • PATH: VCS_HOME डिरेक्ट्रीच्या खाली असलेल्या बिन डिरेक्टरीसाठी पॉइंटर समाविष्ट करणे आवश्यक आहे.

6.2 संकलित लायब्ररी डाउनलोड करा (एक प्रश्न विचारा)
Microsemi’s वरून Synopsys VCS साठी लायब्ररी डाउनलोड करा webसाइट
6.3 VCS सिम्युलेशन स्क्रिप्ट File (एक प्रश्न विचारा)
VCS सेट केल्यानंतर आणि डिझाइन तयार केल्यानंतर आणि भिन्न run.do fileLibero SoC कडून, तुम्ही हे करणे आवश्यक आहे:

  1. लायब्ररी मॅपिंग तयार करा file synopsys_sim.setup; हे file डिझाइनद्वारे वापरल्या जाणार्‍या सर्व लायब्ररींच्या स्थानासाठी पॉइंटर आहेत.
    MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन  महत्वाचे: द file नाव बदलू नये आणि ते त्याच निर्देशिकेत असले पाहिजे जेथे सिम्युलेशन चालू आहे. येथे एक माजी आहेample अशा a साठी file प्रीसिंथेसिस सिम्युलेशनसाठी.
    कार्य > EFAULT
    SmartFusion2 :
    presynth : ./presynth
    डीफॉल्ट: ./काम
  2. भिन्न डिझाइन विस्तृत करा files, टेस्टबेंचसह, VCS मधील व्लॉगन कमांड वापरून. या आज्ञा शेल स्क्रिप्टमध्ये समाविष्ट केल्या जाऊ शकतात file. खालील एक माजी आहेamprtl.v मध्‍ये परिभाषित केलेल्या डिझाईनचे तपशीलवार वर्णन करण्‍यासाठी आवश्‍यक असलेल्या आज्ञांचे le.
    testbench.v
    vlogan +v2k -work presynth rtl.v
    vlogan +v2k -work presynth testbench.v
  3. खालील आदेश वापरून VCS वापरून डिझाइन संकलित करा.
    vcs –sim_res=1fs presynth.testbench
    टीप: द योग्य फंक्शनल सिम्युलेशनसाठी सिम्युलेशनचे टाइमिंग रिझोल्यूशन 1fs वर सेट करणे आवश्यक आहे.
  4. डिझाईन संकलित झाल्यावर, खालील कमांड वापरून सिम्युलेशन सुरू करा.
    ./simv
  5. बॅक-नोटेटेड सिम्युलेशनसाठी, VCS कमांड खालील कोडब्लॉकमध्ये दर्शविल्याप्रमाणे असणे आवश्यक आहे.
    vcs postlayout.testbench –sim_res=1fs –sdf कमाल:.<DUT उदाहरण
    नाव>:<sdf file path> –gui –l postlayout.log

6.4 मर्यादा/अपवाद (एक प्रश्न विचारा)
Synopsys VCS सेटअपच्या मर्यादा/अपवाद खालीलप्रमाणे आहेत.

  • VCS सिम्युलेशन फक्त Libero SoC च्या Verilog प्रकल्पांसाठी चालवले जाऊ शकतात. VCS सिम्युलेटरमध्ये कठोर VHDL भाषा आवश्यकता आहेत ज्या Libero SoC स्वयं-व्युत्पन्न VHDL द्वारे पूर्ण केल्या जात नाहीत files.
  • तुम्हाला पाहिजे तेव्हा सिम्युलेशन थांबवण्यासाठी तुमच्याकडे Verilog testbench मध्ये $finish स्टेटमेंट असणे आवश्यक आहे.
    MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर - आयकॉन महत्वाचे: कधी सिम्युलेशन GUI मोडमध्ये चालवले जातात, रन टाइम GUI मध्ये निर्दिष्ट केला जाऊ शकतो.

6.5 एसample Tcl आणि शेल स्क्रिप्ट Files (एक प्रश्न विचारा)
खालील पर्ल synopsys_sim.setup ची निर्मिती स्वयंचलित करते file तसेच संबंधित शेल स्क्रिप्ट fileडिझाईन विस्तृत करणे, संकलित करणे आणि अनुकरण करणे आवश्यक आहे.
डिझाइनमध्ये MSS वापरल्यास, test.vec कॉपी करा file Libero SoC प्रकल्पाच्या सिम्युलेशन फोल्डरमध्ये VCS सिम्युलेशन फोल्डरमध्ये स्थित आहे. खालील विभागांमध्ये एसample run.do fileसंबंधित लायब्ररी मॅपिंग आणि शेल स्क्रिप्टसह, Libero SoC द्वारे व्युत्पन्न केलेले fileVCS सिम्युलेशनसाठी आवश्यक आहे.
६.५.१ पूर्व संश्लेषण (एक प्रश्न विचारा)
Presynth_run.do
शांतपणे ACTELLIBNAME SmartFusion2 सेट करा
शांतपणे PROJECT_DIR “/sqa/users/me/VCS_Tests/Test_DFF” सेट करा
तर {[file अस्तित्वात आहे presynth/_info]} {
इको "माहिती: सिम्युलेशन लायब्ररी प्रीसिंथ आधीपासूनच अस्तित्वात आहे"
} इतर {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -work presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
लाट जोडा /SD1_TB1/*
log -r /* जोडा
1000ns चालवा
presynth_main.csh
#!/bin/csh -f
PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF” सेट करा
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
work/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -काम
presynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
कार्य > डीफॉल्ट
SmartFusion2 : /VCS/SmartFusion2
presynth : ./presynth
डीफॉल्ट: ./काम

६.५.२ संश्लेषणोत्तर (एक प्रश्न विचारा)
postsynth_run.do
शांतपणे ACTELLIBNAME SmartFusion2 सेट करा
शांतपणे PROJECT_DIR “/sqa/users/Me/VCS_Tests/Test_DFF” सेट करा
तर {[file अस्तित्वात आहे postsynth/_info]} {
इको "माहिती: सिम्युलेशन लायब्ररी पोस्टसिंथ आधीपासूनच अस्तित्वात आहे"
} इतर {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -work postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -काम पोस्टसिंथ “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
लाट जोडा /SD1_TB1/*
log -r /* जोडा
1000ns चालवा
लॉग SD1_TB1/*
बाहेर पडा
Postsynth_main.csh
#!/bin/csh -f
PROJECT_DIR = “/sqa/users/Me/VCS_Tests/Test_DFF” सेट करा
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -काम
postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
कार्य > डीफॉल्ट
SmartFusion2 : /VCS/SmartFusion2
postsynth : ./postsynth
डीफॉल्ट: ./काम
६.५.३ पोस्ट-लेआउट (एक प्रश्न विचारा)
postlayout_run.do
शांतपणे ACTELLIBNAME SmartFusion2 सेट करा
शांतपणे PROJECT_DIR “E:/ModelSim_Work/Test_DFF” सेट करा
तर {[file अस्तित्वात आहे ../designer/SD1/simulation/postlayout/_info]} {
इको "माहिती: सिम्युलेशन लायब्ररी ../डिझाइनर/SD1/सिम्युलेशन/पोस्टलेआउट आधीपासून अस्तित्वात आहे"
} इतर {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2”
vlog -काम पोस्टलेआउट “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -कार्य पोस्टलेआउट “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L पोस्टलेआउट -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf पोस्टलेआउट.SD1_TB1
लाट जोडा /SD1_TB1/*
log -r /* जोडा
1000ns चालवा
Postlayout_main.csh
#!/bin/csh -f
PROJECT_DIR = “/VCS_Tests/Test_DFF” सेट करा
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -वर्क पोस्टलेआउट “${PROJECT_DIR}/
designer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -काम
पोस्टलेआउट “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf

max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
कार्य > डीफॉल्ट
SmartFusion2 : /VCS/SmartFusion2
पोस्टलेआउट : ./पोस्टलेआउट
डीफॉल्ट : ./workVCS
३.५ ऑटोमेशन (एक प्रश्न विचारा)
खालील पर्ल स्क्रिप्ट वापरून प्रवाह स्वयंचलित केला जाऊ शकतो file ModelSim run.do मध्ये रूपांतरित करण्यासाठी files VCS सुसंगत शेल स्क्रिप्टमध्ये files, Libero SoC सिम्युलेशन डिरेक्टरीमध्ये योग्य निर्देशिका तयार करा आणि नंतर सिम्युलेशन चालवा.
स्क्रिप्ट चालवा file खालील वाक्यरचना वापरून.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
########################## #####################
#
#वापर: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
########################## #######################
माझे ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {मुद्रण “mkdir अयशस्वी:\n”;}
if(system(“mkdir VCS_Postsynth”)) {मुद्रण “mkdir अयशस्वी:\n”;}
जर(सिस्टम(“mkdir VCS_Postlayout”)) {मुद्रित करा “mkdir अयशस्वी:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir (“../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir (“../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir (“../”);
sub parse_do {
माझे $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
माझे %LIB = ();
माझे $file = $__[0];
माझे $state = $_[1];
उघडा (INFILE,"$file”) || die “उघडू शकत नाही File कारण असू शकते:$!";
जर ( $state eq "presynth" )
{
उघडा(OUT1,">presynth_main.csh") || die “Cant Create Command File कारण असू शकते:$!";
}
elsif ( $state eq "postsynth" )
{
उघडा(OUT1,">postsynth_main.csh") || die “Cant Create Command File कारण असू शकते:$!";
}
elsif ( $state eq "पोस्टलेआउट" )
{
उघडा(OUT1,">postlayout_main.csh") || die “Cant Create Command File कारण असू शकते:$!";
}
इतर
{
"सिम्युलेशन स्टेट गहाळ आहे \n" प्रिंट करा;
}
उघडा(OUT2,">synopsys_sim.setup") || die “Cant Create Command File कारण असू शकते:$!";
# .csh file
प्रिंट आउट1 “#!/bin/csh -f\n\n\n” ;
#सेट करा FILE
प्रिंट आउट 2 “वर्क > डीफॉल्ट\n” ;
प्रिंट आउट2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
असताना ($लाइन =FILE>)
{

Synopsys VCS सेटअप

जर ($लाइन =~ मी/शांतपणे PROJECT_DIR\s+\”(.*?)\”/) सेट केले
{
प्रिंट आउट1 “प्रोजेक्ट_डीआयआर सेट करा = \"$1\"\n\n\n" ;
}
elsif ( $लाइन =~ m/vlog.*\.v\”/ )
{
जर ($लाइन =~ m/\s+(\w*?)\_LIB/)
{
#छाप “\$1 =$1 \n” ;
$temp = "$1″."_LIB";
#मुद्रित करा "ताप = $temp \n" ;
$LIB{$temp}++;
}
chomp($ line);
$लाइन =~ s/^vlog/$vlog/ ;
$लाइन =~ s/ //g;
प्रिंट आउट1 “$लाइन\n”;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($लाइन
=~ m/vsim.*पोस्टलेआउट\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#प्रिंट "टीबीचे नाव : $tb \n";
जर ( $लाइन =~ m/sdf(.*)\.sdf/)
{
chomp($ line);
$लाइन = $1;
#मुद्रित करा "लाइन : $लाइन \n" ;
जर ($लाइन =~ m/max/)
{
$लाइन =~ s/max \/// ;
$लाइन =~ s/=/:/;
प्रिंट OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
कमाल:$tb.$line.sdf -l compile.log\n” ;
}
एल्सिफ ($लाइन =~ मी/मिनिट/)
{
$लाइन =~ s/min \/// ;
$लाइन =~ s/=/:/;
प्रिंट OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
किमान:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($ line =~ m/typ/)
{
$लाइन =~ s/typ \/// ;
$लाइन =~ s/=/:/;
प्रिंट OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
टाइप करा:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — मॉडेलसिम SDF फॉरमॅट
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF स्वरूप
}
}
}
छापणे
आउट1 “\n\n”
;
if
( $state eq "presynth"
)
{
छापणे
OUT2 “presynth
: ./प्रेसिंथ\n”
;
छापणे
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq "पोस्टसिंथ"
)
{
छापणे
OUT2 “पोस्टसिंथ
: ./postsynth\n”
;
छापणे
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq "पोस्टलेआउट"
)
{
प्रिंट आउट2 "पोस्टलेआउट : ./पोस्टलेआउट\n" ;
}
इतर
{
"सिम्युलेशन स्टेट गहाळ आहे \n" प्रिंट करा;
}
foreach $i (की %LIB)
{
#मुद्रण "की : $i मूल्य : $LIB{$i} \n" ;
प्रिंट आउट2 “$i : ./$i\n” ;
}
प्रिंट आउट1 “\n\n” ;
प्रिंट OUT1 “./simv -l run.log\n” ;
प्रिंट आउट 2 "डीफॉल्ट: ./वर्क\n" ;
IN बंद कराFILE;
OUT1 बंद करा;
OUT2 बंद करा;
}

पुनरावृत्ती इतिहास (मायक्रोचिप लॉगिन

पुनरावृत्ती इतिहास दस्तऐवजात लागू केलेल्या बदलांचे वर्णन करतो. बदल
सर्वात वर्तमान प्रकाशनासह प्रारंभ करून, पुनरावृत्तीद्वारे सूचीबद्ध केले जातात.

उजळणी तारीख वर्णन
A 12/2023 या पुनरावृत्तीमध्ये खालील बदल केले आहेत:
• दस्तऐवज मायक्रोचिप टेम्पलेटमध्ये रूपांतरित केले. प्रारंभिक पुनरावृत्ती.
• अद्यतनित केलेला विभाग 5. सिम्युलेशन आणि ऑप्टिमायझेशन दरम्यान दृश्यमानतेवर होणारा परिणाम स्पष्ट करणारी नवीन नोट समाविष्ट करण्यासाठी Siemens Questasim Setup/ModelSim सेटअप.

मायक्रोचिप FPGA समर्थन
मायक्रोचिप एफपीजीए उत्पादने समूह ग्राहक सेवा, ग्राहक तांत्रिक सहाय्य केंद्र, ए यासह विविध समर्थन सेवांसह त्याच्या उत्पादनांचे समर्थन करतो webसाइट आणि जगभरातील विक्री कार्यालये.
ग्राहकांना सपोर्टशी संपर्क साधण्यापूर्वी मायक्रोचिप ऑनलाइन संसाधनांना भेट देण्याची सूचना केली जाते कारण त्यांच्या प्रश्नांची उत्तरे आधीच दिली गेली असण्याची शक्यता आहे.
च्या माध्यमातून तांत्रिक सहाय्य केंद्राशी संपर्क साधा webयेथे साइट www.microchip.com/support. FPGA डिव्हाइस भाग क्रमांकाचा उल्लेख करा, योग्य केस श्रेणी निवडा आणि डिझाइन अपलोड करा files तांत्रिक समर्थन केस तयार करताना.
गैर-तांत्रिक उत्पादन समर्थनासाठी ग्राहक सेवेशी संपर्क साधा, जसे की उत्पादनाची किंमत, उत्पादन अपग्रेड, अपडेट माहिती, ऑर्डर स्थिती आणि अधिकृतता.

  • उत्तर अमेरिकेतून, 800.262.1060 वर कॉल करा
  • उर्वरित जगातून, 650.318.4460 वर कॉल करा
  • फॅक्स, जगातील कोठूनही, 650.318.8044

मायक्रोचिप माहिती
मायक्रोचिप Webसाइट
मायक्रोचिप आमच्याद्वारे ऑनलाइन समर्थन प्रदान करते webयेथे साइट www.microchip.com/. या webसाइट तयार करण्यासाठी वापरली जाते files आणि ग्राहकांना सहज उपलब्ध असलेली माहिती. उपलब्ध असलेल्या काही सामग्रीमध्ये हे समाविष्ट आहे:

  • उत्पादन समर्थन – डेटा शीट आणि इरेटा, ऍप्लिकेशन नोट्स आणि एसample प्रोग्राम्स, डिझाइन संसाधने, वापरकर्त्याचे मार्गदर्शक आणि हार्डवेअर समर्थन दस्तऐवज, नवीनतम सॉफ्टवेअर प्रकाशन आणि संग्रहित सॉफ्टवेअर
  • सामान्य तांत्रिक समर्थन - वारंवार विचारले जाणारे प्रश्न (FAQ), तांत्रिक समर्थन विनंत्या, ऑनलाइन चर्चा गट, मायक्रोचिप डिझाइन भागीदार कार्यक्रम सदस्य सूची
  • मायक्रोचिपचा व्यवसाय - उत्पादन निवडक आणि ऑर्डरिंग मार्गदर्शक, नवीनतम मायक्रोचिप प्रेस रिलीज, सेमिनार आणि कार्यक्रमांची सूची, मायक्रोचिप विक्री कार्यालयांची सूची, वितरक आणि कारखाना प्रतिनिधी

उत्पादन बदल सूचना सेवा
मायक्रोचिपची उत्पादन बदल सूचना सेवा ग्राहकांना मायक्रोचिप उत्पादनांवर अद्ययावत ठेवण्यास मदत करते. जेव्हा जेव्हा विशिष्ट उत्पादन कुटुंबाशी संबंधित बदल, अद्यतने, पुनरावृत्ती किंवा इरेटा असेल तेव्हा सदस्यांना ईमेल सूचना प्राप्त होईल किंवा स्वारस्य असलेल्या विकास साधनाशी संबंधित.
नोंदणी करण्यासाठी, वर जा www.microchip.com/pcn आणि नोंदणी सूचनांचे अनुसरण करा.
ग्राहक समर्थन
मायक्रोचिप उत्पादनांचे वापरकर्ते अनेक माध्यमांद्वारे सहाय्य प्राप्त करू शकतात:

  • वितरक किंवा प्रतिनिधी
  • स्थानिक विक्री कार्यालय
  • एम्बेडेड सोल्युशन्स इंजिनियर (ईएसई)
  • तांत्रिक सहाय्य

समर्थनासाठी ग्राहकांनी त्यांच्या वितरक, प्रतिनिधी किंवा ESE शी संपर्क साधावा. ग्राहकांच्या मदतीसाठी स्थानिक विक्री कार्यालये देखील उपलब्ध आहेत. या दस्तऐवजात विक्री कार्यालये आणि स्थानांची सूची समाविष्ट केली आहे.
च्या माध्यमातून तांत्रिक सहाय्य उपलब्ध आहे webयेथे साइट: www.microchip.com/support
मायक्रोचिप डिव्हाइसेस कोड संरक्षण वैशिष्ट्य
मायक्रोचिप उत्पादनांवरील कोड संरक्षण वैशिष्ट्याचे खालील तपशील लक्षात घ्या:

  • मायक्रोचिप उत्पादने त्यांच्या विशिष्ट मायक्रोचिप डेटा शीटमध्ये समाविष्ट असलेल्या वैशिष्ट्यांची पूर्तता करतात.
  • मायक्रोचिपचा असा विश्वास आहे की त्याच्या उत्पादनांचे कुटुंब इच्छित पद्धतीने, ऑपरेटिंग वैशिष्ट्यांमध्ये आणि सामान्य परिस्थितीत वापरल्यास सुरक्षित आहे.
  • मायक्रोचिप त्याच्या बौद्धिक संपदा अधिकारांचे मूल्य आणि आक्रमकपणे संरक्षण करते. मायक्रोचिप उत्पादनाच्या कोड संरक्षण वैशिष्ट्यांचा भंग करण्याचा प्रयत्न कठोरपणे प्रतिबंधित आहे आणि डिजिटल मिलेनियम कॉपीराइट कायद्याचे उल्लंघन करू शकते.
  • मायक्रोचिप किंवा इतर कोणताही सेमीकंडक्टर निर्माता त्याच्या कोडच्या सुरक्षिततेची हमी देऊ शकत नाही. कोड संरक्षणाचा अर्थ असा नाही की आम्ही उत्पादन "अटूट" असल्याची हमी देत ​​आहोत.
    कोड संरक्षण सतत विकसित होत आहे. मायक्रोचिप आमच्या उत्पादनांची कोड संरक्षण वैशिष्ट्ये सतत सुधारण्यासाठी वचनबद्ध आहे.

कायदेशीर सूचना
हे प्रकाशन आणि यातील माहिती केवळ मायक्रोचिप उत्पादनांसह वापरली जाऊ शकते, ज्यामध्ये तुमच्या अनुप्रयोगासह मायक्रोचिप उत्पादनांची रचना, चाचणी आणि एकत्रीकरण समाविष्ट आहे. या माहितीचा इतर कोणत्याही प्रकारे वापर या अटींचे उल्लंघन करते. डिव्‍हाइस अ‍ॅप्लिकेशन्सशी संबंधित माहिती केवळ तुमच्या सोयीसाठी प्रदान केली जाते आणि ती अपडेट्सद्वारे बदलली जाऊ शकते. तुमचा अर्ज तुमच्या वैशिष्ट्यांशी जुळतो याची खात्री करणे तुमची जबाबदारी आहे. अतिरिक्त समर्थनासाठी तुमच्या स्थानिक मायक्रोचिप विक्री कार्यालयाशी संपर्क साधा किंवा येथे अतिरिक्त समर्थन मिळवा www.microchip.com/en-us/support/design-help/client-support-services.
ही माहिती मायक्रोचिप द्वारे "जशी आहे तशी" प्रदान केली जाते. MICROCHIP कोणत्याही प्रकारचे कोणतेही प्रतिनिधित्व किंवा हमी देत ​​नाही मग ते व्यक्त किंवा निहित, लिखित किंवा मौखिक, वैधानिक किंवा अन्यथा, माहितीशी संबंधित परंतु मर्यादित नसलेले गैर-उल्लंघन, व्यापारीता आणि विशिष्ट हेतूसाठी योग्यता, किंवा त्याच्या स्थिती, गुणवत्ता किंवा कार्यप्रदर्शनाशी संबंधित हमी.
कोणत्याही अप्रत्यक्ष, विशेष, दंडात्मक, आकस्मिक, किंवा परिणामी नुकसान, नुकसान, खर्च किंवा कोणत्याही प्रकारच्या खर्चासाठी मायक्रोचिप जबाबदार राहणार नाही, ज्याचा संबंध यूएसकेशी संबंधित असेल, जरी MICROCHIP ला संभाव्यतेचा सल्ला दिला गेला असेल किंवा नुकसान शक्य असेल. कायद्याने परवानगी दिलेल्या पूर्ण मर्यादेपर्यंत, माहितीशी संबंधित कोणत्याही प्रकारे सर्व दाव्यांवर मायक्रोचिपची संपूर्ण उत्तरदायित्व किंवा तिचा वापर, जर तुम्हाला काही असेल तर, शुल्काच्या रकमेपेक्षा जास्त होणार नाही. माहितीसाठी मायक्रोचिप.
लाइफ सपोर्ट आणि/किंवा सुरक्षा ऍप्लिकेशन्समध्ये मायक्रोचिप उपकरणांचा वापर पूर्णपणे खरेदीदाराच्या जोखमीवर आहे आणि खरेदीदार अशा वापरामुळे होणारे कोणतेही आणि सर्व नुकसान, दावे, दावे किंवा खर्चापासून निरुपद्रवी मायक्रोचिपचा बचाव, नुकसानभरपाई आणि ठेवण्यास सहमती देतो. कोणत्याही मायक्रोचिप बौद्धिक संपदा अधिकारांतर्गत कोणताही परवाना स्पष्टपणे किंवा अन्यथा सांगितल्याशिवाय दिला जात नाही.
ट्रेडमार्क
मायक्रोचिपचे नाव आणि लोगो, मायक्रोचिप लोगो, Adaptec, AVR, AVR लोगो, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, MAXLEX, लिंक्स, लिंक्स MediaLB, megaAVR, Microsemi, Microsemi लोगो, MOST, MOST लोगो, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 लोगो, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST, SST, Logo, सुपरकॉम , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, आणि XMEGA हे यूएसए आणि इतर देशांमध्ये मायक्रोचिप टेक्नॉलॉजी इनकॉर्पोरेटेडचे ​​नोंदणीकृत ट्रेडमार्क आहेत.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus Smart Logo, Quii, Qui, XNUMX. SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime आणि ZL हे यूएसए मध्ये समाविष्ट असलेल्या मायक्रोचिप तंत्रज्ञानाचे नोंदणीकृत ट्रेडमार्क आहेत.
संलग्न की सप्रेशन, AKS, analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoAuthentication, CryptoAutomotive, CryptoCDP,Companet,CyptoMeds , डायनॅमिक सरासरी जुळणी , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralling, IntelliMOS, Inter-chip Connectivity, JitterBlocker, Knob-on-Display, KoDmaxry, KoD,View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB प्रमाणित लोगो, MPLIB, MPLINK, MultiTRAK, NetDetach, सर्वज्ञ कोड जनरेशन, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-I.S., storClad, SQI, सुपरस्विचर,
SuperSwitcher II, Switchtec, Synchrophy, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect आणि ZENA हे Microchip Technology Incorporated चे ट्रेडमार्क आहेत
यूएसए आणि इतर देशांमध्ये.
SQTP हे यूएसए मधील मायक्रोचिप तंत्रज्ञानाचे सेवा चिन्ह आहे
Adaptec लोगो, फ्रिक्वेन्सी ऑन डिमांड, सिलिकॉन स्टोरेज टेक्नॉलॉजी आणि Symmcom हे इतर देशांमधील Microchip Technology Inc. चे नोंदणीकृत ट्रेडमार्क आहेत.
GestIC हा मायक्रोचिप टेक्नॉलॉजी जर्मनी II GmbH & Co. KG चा नोंदणीकृत ट्रेडमार्क आहे, जो इतर देशांतील Microchip Technology Inc. ची उपकंपनी आहे.
येथे नमूद केलेले इतर सर्व ट्रेडमार्क त्यांच्या संबंधित कंपन्यांची मालमत्ता आहेत.
© 2023, Microchip Technology Incorporated आणि त्याच्या उपकंपन्या. सर्व हक्क राखीव.
ISBN: 978-1-6683-3694-6
गुणवत्ता व्यवस्थापन प्रणाली
मायक्रोचिपच्या क्वालिटी मॅनेजमेंट सिस्टम्सच्या माहितीसाठी, कृपया भेट द्या www.microchip.com/quality.

अमेरिका आशिया/पॅसिफिक आशिया/पॅसिफिक युरोप
कॉर्पोरेट कार्यालय
2355 वेस्ट चांडलर Blvd.
चांडलर, AZ 85224-6199
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
तांत्रिक समर्थन:
www.microchip.com/support
Web पत्ता:
www.microchip.com
अटलांटा
दुलुथ, जी.ए
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
ऑस्टिन, TX
दूरध्वनी: ५७४-५३७-८९००
बोस्टन
वेस्टबरो, एमए
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
शिकागो
इटास्का, आयएल
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
डॅलस
अ‍ॅडिसन, टीएक्स
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
डेट्रॉईट
नोव्ही, एमआय
दूरध्वनी: ५७४-५३७-८९००
ह्यूस्टन, TX
दूरध्वनी: ५७४-५३७-८९००
इंडियानापोलिस
Noblesville, IN
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
दूरध्वनी: ५७४-५३७-८९००
लॉस एंजेलिस
मिशन व्हिएजो, CA
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००
दूरध्वनी: ५७४-५३७-८९००
रॅले, एनसी
दूरध्वनी: ५७४-५३७-८९००
न्यूयॉर्क, NY
दूरध्वनी: ५७४-५३७-८९००
सॅन जोस, CA
दूरध्वनी: ५७४-५३७-८९००
दूरध्वनी: ५७४-५३७-८९००
कॅनडा - टोरोंटो
दूरध्वनी: ५७४-५३७-८९००
फॅक्स: ५७४-५३७-८९००		 ऑस्ट्रेलिया - सिडनी
दूरध्वनी: 61-2-9868-6733
चीन - बीजिंग
दूरध्वनी: 86-10-8569-7000
चीन - चेंगडू
दूरध्वनी: 86-28-8665-5511
चीन - चोंगकिंग
दूरध्वनी: 86-23-8980-9588
चीन - डोंगगुआन
दूरध्वनी: 86-769-8702-9880
चीन - ग्वांगझू
दूरध्वनी: 86-20-8755-8029
चीन - हांगझोऊ
दूरध्वनी: 86-571-8792-8115
चीन - हाँगकाँग SAR
दूरध्वनी: ८८६-३-५५०८१३७
चीन - नानजिंग
दूरध्वनी: 86-25-8473-2460
चीन - किंगदाओ
दूरध्वनी: 86-532-8502-7355
चीन - शांघाय
दूरध्वनी: 86-21-3326-8000
चीन - शेनयांग
दूरध्वनी: 86-24-2334-2829
चीन - शेन्झेन
दूरध्वनी: 86-755-8864-2200
चीन - सुझोऊ
दूरध्वनी: 86-186-6233-1526
चीन - वुहान
दूरध्वनी: 86-27-5980-5300
चीन - शियान
दूरध्वनी: 86-29-8833-7252
चीन - झियामेन
दूरध्वनी: ८८६-३-५५०८१३७
चीन - झुहाई
दूरध्वनी: ८८६-३-५५०८१३७		 भारत - बंगलोर
दूरध्वनी: 91-80-3090-4444
भारत - नवी दिल्ली
दूरध्वनी: 91-11-4160-8631
भारत - पुणे
दूरध्वनी: 91-20-4121-0141
जपान - ओसाका
दूरध्वनी: 81-6-6152-7160
जपान - टोकियो
दूरध्वनी: ८१-३-६८८०- ३७७०
कोरिया - डेगू
दूरध्वनी: 82-53-744-4301
कोरिया - सोल
दूरध्वनी: 82-2-554-7200
मलेशिया - क्वालालंपूर
दूरध्वनी: 60-3-7651-7906
मलेशिया - पेनांग
दूरध्वनी: 60-4-227-8870
फिलीपिन्स - मनिला
दूरध्वनी: 63-2-634-9065
सिंगापूर
दूरध्वनी: ८८६-३-५५०८१३७
तैवान - हसीन चू
दूरध्वनी: 886-3-577-8366
तैवान - काओशुंग
दूरध्वनी: 886-7-213-7830
तैवान - तैपेई
दूरध्वनी: 886-2-2508-8600
थायलंड - बँकॉक
दूरध्वनी: 66-2-694-1351
व्हिएतनाम - हो ची मिन्ह
दूरध्वनी: 84-28-5448-2100		 ऑस्ट्रिया - वेल्स
दूरध्वनी: 43-7242-2244-39
फॅक्स: ८८६-२-२९९५-६६४९
डेन्मार्क - कोपनहेगन
दूरध्वनी: ८८६-३-५५०८१३७
फॅक्स: ८८६-३-५५०८१३१
फिनलंड - एस्पू
दूरध्वनी: 358-9-4520-820
फ्रान्स - पॅरिस
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
जर्मनी - गार्चिंग
दूरध्वनी: ८८६-३-५५०८१३७
जर्मनी - हान
दूरध्वनी: ८८६-३-५५०८१३७
जर्मनी - हेलब्रॉन
दूरध्वनी: ८८६-३-५५०८१३७
जर्मनी - कार्लस्रुहे
दूरध्वनी: ८८६-३-५५०८१३७
जर्मनी - म्युनिक
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
जर्मनी - रोझेनहाइम
दूरध्वनी: 49-8031-354-560
इस्रायल - रानाना
दूरध्वनी: 972-9-744-7705
इटली - मिलान
दूरध्वनी: ८८६-३-५५०८१३७
फॅक्स: ८८६-३-५५०८१३१
इटली - पाडोवा
दूरध्वनी: ८८६-३-५५०८१३७
नेदरलँड्स - ड्रुनेन
दूरध्वनी: ८८६-३-५५०८१३७
फॅक्स: ८८६-३-५५०८१३१
नॉर्वे - ट्रॉन्डहाइम
दूरध्वनी: ०२१-६३१९६४७
पोलंड - वॉर्सा
दूरध्वनी: ८८६-३-५५०८१३७
रोमानिया - बुखारेस्ट
Tel: 40-21-407-87-50
स्पेन - माद्रिद
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
स्वीडन - गोटेनबर्ग
Tel: 46-31-704-60-40
स्वीडन - स्टॉकहोम
दूरध्वनी: 46-8-5090-4654
यूके - वोकिंगहॅम
दूरध्वनी: 44-118-921-5800
फॅक्स: ८८६-२-२९९५-६६४९

मायक्रोचिप लोगो© 2023 Microchip Technology Inc. आणि त्याच्या सहाय्यक कंपन्या
DS50003627A –

कागदपत्रे / संसाधने

MICROCHIP Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर [pdf] वापरकर्ता मार्गदर्शक
DS50003627A, Libero SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर, SoC सिम्युलेशन लायब्ररी सॉफ्टवेअर, सिम्युलेशन लायब्ररी सॉफ्टवेअर, लायब्ररी सॉफ्टवेअर, सॉफ्टवेअर

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *