सामग्री लपवा

2.2 उत्पादन वापर सूचना:

2.2.1 1. परिचय:

2.2.2 2. द्रुत तथ्य:

2.2.2.1 LatticeXP2 उपकरणे:

2.2.2.2 LatticeECP3 उपकरणे:

2.2.2.3 LatticeECP5 उपकरणे:

2.3 वारंवार विचारले जाणारे प्रश्न:

2.3.1 प्रश्न: एफआयआर फिल्टर आयपी कोरचा उद्देश काय आहे?

2.3.2 प्रश्न: कोणत्या FPGA कुटुंबांना FIR फिल्टर IP कोर द्वारे समर्थित आहे?

2.3.3 प्रश्न: एफआयआर फिल्टर आयपी कोरशी कोणती डिझाइन साधने सुसंगत आहेत?

2.3.4 प्रश्न: LatticeECP5 उपकरणांवरील FIR फिल्टर IP Core साठी संसाधन वापराच्या आवश्यकता काय आहेत?

2.3.5 कागदपत्रे / संसाधने

2.3.5.1 संदर्भ

FPGA-IPUG-02043-1.6 FIR फिल्टर IP कोर

उत्पादन माहिती:

तपशील:

FIR फिल्टर IP Core LatticeXP2 सह वापरण्यासाठी डिझाइन केले आहे,
LatticeECP3, आणि LatticeECP5 FPGA डिव्हाइसेस. हे कॉन्फिगरेशन ऑफर करते
वेगवेगळ्या चॅनेल आणि टॅप्ससाठी, वेगवेगळ्या मल्टीप्लायर्ससह
डिव्हाइस प्रकारावर आधारित.

उत्पादन वापर सूचना:

1. परिचय:

FIR Filter IP Core हे सिग्नल फिल्टर करण्यासाठी एक शक्तिशाली साधन आहे
FPGA अनुप्रयोगांमध्ये. हे फिनाइट इम्पल्स रिस्पॉन्स फिल्टरिंग प्रदान करते
सिग्नल प्रोसेसिंग कार्ये वाढवण्याची क्षमता.

2. द्रुत तथ्य:

LatticeXP2 उपकरणे:

1 चॅनल 64 टॅप, 16 गुणक
1 चॅनल 24 टॅप, 6 गुणक
1 चॅनल 48 टॅप, 12 गुणक
किमान डिव्हाइस आवश्यक: LFXP2-5E
संसाधनांचा वापर: LUTs - 211, sysMEM - 4, EBRs - 250,
नोंदणी – १

डिझाइन टूल सपोर्ट: लॅटिस डायमंड 3.10, सिन्प्लिफाय प्रो
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 जाळी
संस्करण

LatticeECP3 उपकरणे:

4 चॅनेल 64 टॅप, 1 गुणक
1 चॅनल 32 टॅप, 32 गुणक
1 चॅनल 32 टॅप, 8 गुणक
किमान डिव्हाइस आवश्यक: LFE3-35EA
संसाधनांचा वापर: LUTs - 866, sysMEM - 32, EBRs - 2041,
नोंदणी – १

डिझाइन टूल सपोर्ट: लॅटिस डायमंड 3.10, सिन्प्लिफाय प्रो
F-2012.09L-SP1, Modelsim SE 10.2c, Active-HDL 8.2 जाळी
संस्करण

LatticeECP5 उपकरणे:

4 चॅनेल 64 टॅप, 1 गुणक
1 चॅनल 32 टॅप, 32 गुणक
1 चॅनल 32 टॅप, 8 गुणक
किमान डिव्हाइस आवश्यक: LFE5UM-85FEA
संसाधनांचा वापर: LUTs - 248, sysMEM - 202, EBRs - 201,
नोंदणी – १

डिझाइन टूल सपोर्ट: लॅटिस डायमंड 3.10

वारंवार विचारले जाणारे प्रश्न:

प्रश्न: एफआयआर फिल्टर आयपी कोरचा उद्देश काय आहे?

A: FIR फिल्टर IP Core हे Finite Impulse प्रदान करण्यासाठी डिझाइन केलेले आहे
FPGA मधील सिग्नल प्रोसेसिंग कार्यांसाठी प्रतिसाद फिल्टरिंग क्षमता
अनुप्रयोग

प्रश्न: कोणत्या FPGA कुटुंबांना FIR फिल्टर IP द्वारे समर्थन दिले जाते
कोर?

A: FIR फिल्टर IP Core LatticeXP2, LatticeECP3, आणि सपोर्ट करतो
LatticeECP5 FPGA कुटुंबे.

प्रश्न: कोणती डिझाईन साधने FIR फिल्टर IP शी सुसंगत आहेत
कोर?

उ: एफआयआर फिल्टर आयपी कोर हे डिझाइन टूल्ससह वापरले जाऊ शकते जसे की
लॅटीस डायमंड, सिन्प्लिफाई प्रो, मॉडेल्सिम एसई आणि ॲक्टिव्ह-एचडीएल लॅटिस
संस्करण.

प्रश्न: FIR साठी संसाधनाच्या वापराच्या आवश्यकता काय आहेत
LatticeECP5 उपकरणांवर आयपी कोर फिल्टर करायचे?

A: LatticeECP5 उपकरणांवर, संसाधनाच्या वापरामध्ये समाविष्ट आहे
LUTs - 248, sysMEM - 202, EBRs - 201, आणि रजिस्टर्स - 2.

View Fullscreen

एफआयआर फिल्टर आयपी कोर
वापरकर्ता मार्गदर्शक
FPGA-IPUG-02043-1.6
जून २०२४
Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

सामग्री
या दस्तऐवजातील परिवर्णी शब्द ……………………………………………………………………………………………………………………… …….5 1. परिचय ……………………………………………………………………………………………………………… ………………………………6 2. द्रुत तथ्य……………………………………………………………………………………… ………………………………………………………..७ ३. वैशिष्ट्ये ……………………………………………………………… ……………………………………………………………………………… 7. कार्यात्मक वर्णन……………………………… ………………………………………………………………………………………………१०
४.१. इंटरफेस आकृती………………………………………………………………………………………………………………………. १० ४.२. एफआयआर फिल्टर आर्किटेक्चर ……………………………………………………………………………………………………………………… 4.1
४.२.१. प्रत्यक्ष स्वरूपाची अंमलबजावणी………………………………………………………………………………………………………….4.2.1 10. सममितीय अंमलबजावणी …………………………………………………………………………………………………………………..११ ४.२.३. पॉलीफेस इंटरपोलेशन एफआयआर फिल्टर…………………………………………………………………………………………………………………..११ ४.२.४. पॉलीफेस डेसीमेशन एफआयआर फिल्टर ……………………………………………………………………………………………………………………….4.2.2 11. मल्टी-चॅनल एफआयआर फिल्टर्स ……………………………………………………………………………………………………………………………….१२ ४.३ . अंमलबजावणी तपशील…………………………………………………………………………………………………………………………….4.2.3 11. एफआयआर फिल्टर कोअर कॉन्फिगर करणे ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. १. आर्किटेक्चर पर्याय ……………………………………………………………………………………………………………………………….१३
४.४.१.१. गुणांक तपशील ……………………………………………………………………………………………………… १३ 4.4.1.1. गुणक मल्टिप्लेक्सिंग फॅक्टर ……………………………………………………………………………………………….13 4.4.1.2. I/O तपशील पर्याय ………………………………………………………………………………………………………………14 4.4.2. २.१. गोलाकार ……………………………………………………………………………………………………………………………….१५ ४.४.३. अंमलबजावणीचे पर्याय……………………………………………………………………………………………………………….15 4.4.2.1. मेमरी प्रकार ……………………………………………………………………………………………………………………… 15 4.4.3. सिग्नलचे वर्णन ………………………………………………………………………………………………………………………. १६ ४.६. FIR फिल्टर IP कोर सह इंटरफेसिंग ………………………………………………………………………………………………………………15 4.4.3.1. डेटा इंटरफेस ………………………………………………………………………………………………………………………. .15 4.5. एकाधिक चॅनेल ………………………………………………………………………………………………………………………………..१७ ४.६.३. व्हेरिएबल इंटरपोलेशन/डेसीमेशन फॅक्टर……………………………………………………………………………………………….16 4.6. रीलोड करण्यायोग्य गुणांक ………………………………………………………………………………………………………………………..17 4.6.1. वेळेचे तपशील………………………………………………………………………………………………………………………………..17 ४.७.१. सर्व उपकरणांना लागू वेळेचे तपशील ………………………………………………………………………………………..4.6.2 17. LatticeXP4.6.3, LatticeECP17 आणि LatticeECP4.6.4 अंमलबजावणीसाठी लागू वेळेची वैशिष्ट्ये ……….17 4.7. LatticeECP18 आणि LatticeECP4.7.1 अंमलबजावणीसाठी लागू वेळेचे तपशील ……………………………..18 4.7.2. पॅरामीटर सेटिंग्ज ……………………………………………………………… …………………………………………………………………..२१ ५.१. आर्किटेक्चर टॅब……………………………………………………………………………………………………………………… २२ ५.२. I/O तपशील टॅब ……………………………………………………………………………………………………………… ..2 3. अंमलबजावणी टॅब……………………………………………………………………………………………………………………………… 5 19 IP कोर निर्मिती आणि मूल्यमापन ………………………………………………………………………………………..२७ ६.१. आयपी कोअरचा परवाना देणे ………………………………………………………………………………………………………………. .4.7.3 3. प्रारंभ करणे ……………………………………………………………………………………………………………………………… ..5 20. IPexpress-निर्मित Files आणि टॉप लेव्हल डिरेक्टरी स्ट्रक्चर ……………………………………………………………………… 31 6.4. कोर इन्स्टंट करणे……………………………………………………………………………………………………………………….32 ६.५. कार्यात्मक सिम्युलेशन चालवित आहे ………………………………………………………………………………………………………….6.5 32. उच्च-स्तरीय डिझाइनमध्ये कोरचे संश्लेषण आणि अंमलबजावणी करणे ……………………………………………………………………….6.6 32. हार्डवेअर मूल्यमापन ………………………………………………………………………………………………………………………………..6.7 ६.७.१. डायमंडमध्ये हार्डवेअर मूल्यमापन सक्षम करणे……………………………………………………………………………………… 33 6.7.1. IP कोर अद्यतनित करणे/पुन्हा निर्माण करणे……………………………………………………………………………………………………………….33 6.8. डायमंडमध्ये आयपी कोर पुन्हा निर्माण करणे ……………………………………………………………………………………………… 33 6.8.1. क्लॅरिटी डिझायनर टूलमध्ये आयपी कोर रीजनरेट करणे………………………………………………………………………………………….33 6.9. क्लॅरिटी डिझायनर टूलमध्ये आयपी कोर पुन्हा तयार करणे ………………………………………………………………………………………………..34 संदर्भ ……………… ……………………………………………………………………………………………………………………………………… ..6.10 तांत्रिक सहाय्य सहाय्य ……………………………………………………………………………………………………………… ………34 परिशिष्ट A. संसाधनांचा वापर ……………………………………………………………………………………………………… …………३७ लॅटिसईसीपी35 उपकरणे ……………………………………………………………………………………………………………………………… ……..36

© 2008-2021 Lattice Semiconductor Corp. सर्व जाळी ट्रेडमार्क, नोंदणीकृत ट्रेडमार्क, पेटंट आणि अस्वीकरण www.latticesemi.com/legal वर सूचीबद्ध आहेत. इतर सर्व ब्रँड किंवा उत्पादनांची नावे त्यांच्या संबंधित धारकांचे ट्रेडमार्क किंवा नोंदणीकृत ट्रेडमार्क आहेत. येथे तपशील आणि माहिती सूचना न देता बदलू शकतात.

2 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
LatticeXP2 उपकरणे……………………………………………………………………………………………………………………… ……….37 ECP5 उपकरणे……………………………………………………………………………………………………………… ……………………………….३७ पुनरावृत्ती इतिहास ……………………………………………………………………………………… ……………………………………………… ३८

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
आकडे
आकृती 4.1. एफआयआर फिल्टर आयपी कोरसाठी टॉप-लेव्हल इंटरफेस……………………………………………………………………………………………….10 आकृती 4.2. थेट-फॉर्म एफआयआर फिल्टर ……………………………………………………………………………………………………………………… .11 आकृती 4.3. सममित गुणांक एफआयआर फिल्टर अंमलबजावणी ……………………………………………………………………………………….११ आकृती ४.४. पॉलीफेस इंटरपोलेटर ……………………………………………………………………………………………………………………….११ आकृती ४.५ . पॉलीफेस डेसिमेटर ……………………………………………………………………………………………………………………………….१२ आकृती ४.६. कार्यात्मक ब्लॉक आकृती ……………………………………………………………………………………………………………………… १२ आकृती ४.७. S साठी टॅप आणि गुणांक मेमरी व्यवस्थापनample FIR फिल्टर ………………………………………………………..१३ आकृती ४.८. सिंगल चॅनल, सतत इनपुटसह सिंगल रेट एफआयआर फिल्टर ……………………………………………………………………….१८ आकृती ४.९. सिंगल चॅनल, इनपुटमधील अंतरांसह सिंगल रेट एफआयआर फिल्टर ………………………………………………………………………………13 आकृती 4.8. फॅक्टरसेट सिग्नल ……………………………………………………………………………………………………………………………… 18 आकृती 4.9. गुणांक रीलोडिंग……………………………………………………………………………………………………………………………….. १८ आकृती ४.१२. मल्टी-चॅनल सिंगल रेट एफआयआर फिल्टर (18 चॅनेल) ……………………………………………………………………………………… १९ आकृती ४.१३. मल्टी-चॅनेल (4.10 चॅनेल) इंटरपोलेटर (18 चा घटक) ………………………………………………………………………………..4.11 आकृती 18. मल्टी-चॅनेल (4.12 चॅनेल) डेसिमेटर (3 चा घटक) …………………………………………………………………………………..19 आकृती 4.13. मल्टी-चॅनल सिंगल रेट एफआयआर फिल्टर (3 चॅनेल) ……………………………………………………………………………………… २० आकृती ४.१६. मल्टी-चॅनेल (3 चॅनेल) इंटरपोलेटर (19 चा घटक) ………………………………………………………………………..4.14 आकृती 3. मल्टी-चॅनेल (3 चॅनेल) डेसिमेटर (19 चा घटक) …………………………………………………………………………………..२० आकृती ५.१. एफआयआर फिल्टर आयपी कोअर इंटरफेसचा आर्किटेक्चर टॅब ……………………………………………………………………………… 4.15 आकृती 3. एफआयआर फिल्टर आयपी कोअर इंटरफेसचा I/O स्पेसिफिकेशन टॅब ………………………………………………………………………..20 आकृती 4.16. एफआयआर फिल्टर आयपी कोर इंटरफेसची अंमलबजावणी टॅब ……………………………………………………………………………… 3 आकृती 3. IPexpress डायलॉग बॉक्स ………………………………………………………………………………………………………………………. 20 आकृती 4.17. कॉन्फिगरेशन डायलॉग बॉक्स ………………………………………………………………………………………………………………….3 आकृती 3 . क्लॅरिटी डिझायनर टूल डायलॉग बॉक्स ………………………………………………………………………………………………………………..20 आकृती 5.1. क्लॅरिटी डिझायनर कॅटलॉग टॅब ………………………………………………………………………………………………………………………..22 आकृती 5.2 . फिर फिल्टर डायलॉग बॉक्स ……………………………………………………………………………………………………………………… .24 आकृती 5.3. IP कॉन्फिगरेशन इंटरफेस ……………………………………………………………………………………………………………… ३० आकृती 26. एफआयआर फिल्टर आयपी कोर व्युत्पन्न निर्देशिका संरचना………………………………………………………………………………….6.1
टेबल्स
तक्ता 2.1. LatticeXP2 उपकरणांसाठी FIR फिल्टर IP कोर द्रुत तथ्य ……………………………………………………………………………….7 तक्ता 2.2. लॅटिसईसीपी3 उपकरणांसाठी एफआयआर फिल्टर आयपी कोर द्रुत तथ्य ……………………………………………………………………………………….. 7 तक्ता 2.3. लॅटिसईसीपी5 उपकरणांसाठी एफआयआर फिल्टर आयपी कोर द्रुत तथ्य ……………………………………………………………………………………….. 8 तक्ता 4.1. वेगवेगळ्या कॉन्फिगरेशनसाठी कमाल गुणक मल्टीप्लेक्सिंग फॅक्टर*…………………………………………………..१५ तक्ता ४.२. शीर्ष-स्तरीय पोर्ट व्याख्या………………………………………………………………………………………………………………………….15 तक्ता 4.2. एफआयआर फिल्टर आयपी कोरसाठी पॅरामीटर तपशील ………………………………………………………………………………………..२१ तक्ता ५.२. आर्किटेक्चर टॅब……………………………………………………………………………………………………………………… .16 तक्ता 5.1. I/O तपशील टॅब ……………………………………………………………………………………………………………… …२५ तक्ता ५.४. अंमलबजावणी टॅब………………………………………………………………………………………………………………………….२६ तक्ता 21. File यादी ……………………………………………………………………………………………………………………… …………31 तक्ता A.1. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LatticeECP3)* …………………………………………………………………………………..37 तक्ता A.2. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (लॅटिसएक्सपी2)* ……………………………………………………………………………………….३७ तक्ता A.37. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LFE3U)* …………………………………………………………………………………………..5

4 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

या दस्तऐवजातील परिवर्णी शब्द

या दस्तऐवजात वापरलेल्या परिवर्णी शब्दांची सूची.

परिवर्णी शब्द

व्याख्या

एफआयआर

मर्यादित आवेग प्रतिसाद

FPGA

फील्ड-प्रोग्राम करण्यायोग्य गेट ॲरे

एलईडी

प्रकाश उत्सर्जक डायोड

MLE

मशीन लर्निंग इंजिन

एसडीएचसी

सुरक्षित डिजिटल उच्च क्षमता

SDXC

सुरक्षित डिजिटल विस्तारित क्षमता

SPI

सिरियल पेरिफेरल इंटरफेस

व्हीआयपी

व्हिडिओ इंटरफेस प्लॅटफॉर्म

यूएसबी

युनिव्हर्सल सिरीयल बस

न्यूरो नेटवर्क

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
1. परिचय
लॅटिस एफआयआर (फिनाइट इम्पल्स रिस्पॉन्स) फिल्टर आयपी कोअर हा व्यापकपणे कॉन्फिगर करण्यायोग्य, मल्टी-चॅनल एफआयआर फिल्टर आहे, जो लॅटिस उपकरणांमध्ये उपलब्ध उच्च कार्यक्षमता sysDSPTM ब्लॉक वापरून लागू केला जातो. सिंगल रेट फिल्टर्स व्यतिरिक्त, आयपी कोर पॉलिफेस डेसीमेशन आणि इंटरपोलेशन फिल्टर्सच्या श्रेणीला देखील समर्थन देते. फिल्टरच्या अंमलबजावणीसाठी वापरला जाणारा मल्टीप्लायर मल्टीप्लेक्सिंग घटक निर्दिष्ट करून वापर विरुद्ध थ्रूपुट ट्रेड-ऑफ नियंत्रित केला जाऊ शकतो. एफआयआर फिल्टर आयपी कोर 256 चॅनेलला सपोर्ट करतो, प्रत्येकामध्ये 2048 टॅप्स असतात. इनपुट डेटा, गुणांक आणि आउटपुट डेटा रुंदी विस्तृत श्रेणीवर कॉन्फिगर करण्यायोग्य आहेत. संपृक्तता आणि राउंडिंगसाठी अनेक पर्यायांसह व्हेरिएबल आउटपुट अचूकतेला अनुमती देताना IP कोर संपूर्ण अंतर्गत परिशुद्धता वापरतो. फिल्टरचे गुणांक जनरेशनच्या वेळी निर्दिष्ट केले जाऊ शकतात आणि/किंवा इनपुट पोर्टद्वारे रन-टाइम दरम्यान रीलोड करण्यायोग्य असू शकतात. लॅटिस एफआयआर फिल्टर सिमुलिंक® मॉडेल वापरून एफआयआर फिल्टर आयपी कोर देखील तयार केला जाऊ शकतो. सिमुलिंक फ्लोवरील माहितीसाठी, ispLEVER ट्यूटोरियलसह FPGA डिझाइन पहा.

6 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

2. द्रुत तथ्ये

टेबल 2.1 ते टेबल 2.3 मध्ये LatticeXP2TM, LatticeECP3TM आणि LatticeECP5TM डिव्हाइसेससाठी FIR फिल्टर IP कोर बद्दल द्रुत तथ्ये प्रदान करतात.

तक्ता 2.1. LatticeXP2 डिव्हाइसेससाठी FIR फिल्टर IP कोर द्रुत तथ्ये

एफआयआर आयपी कॉन्फिगरेशन

1 चॅनेल 64 टॅप
16 गुणक

1 चॅनल 24 टॅप 6 गुणक

1 चॅनल 48 टॅप 12 गुणक

मुख्य आवश्यकता संसाधन वापर
डिझाइन टूल सपोर्ट

FPGA कुटुंबांना समर्थन दिलेले किमान डिव्हाइस आवश्यक लक्ष्यित डिव्हाइस LUTs sysMEM EBRs नोंदणी DSP स्लाइस लॅटिस अंमलबजावणी संश्लेषण सिम्युलेशन

LFXP2-5E
०६ ४०
०६ ४०

LatticeXP2 LFXP2-40E LFXP2-40E-7F672C
०६ ४०
०६ ४०
लॅटीस डायमंड 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 लेटिस एडिशन

LFXP2-8E
०६ ४०
०६ ४०

तक्ता 2.2. लॅटिसईसीपी3 डिव्हाइसेससाठी एफआयआर फिल्टर आयपी कोर द्रुत तथ्ये

मुख्य आवश्यकता संसाधन वापर
डिझाइन टूल सपोर्ट

FPGA कुटुंबांना समर्थन दिलेले किमान डिव्हाइस आवश्यक लक्ष्यित डिव्हाइस LUTs sysMEM EBRs नोंदणी MULT18X18 जाळी अंमलबजावणी संश्लेषण सिम्युलेशन

4 चॅनेल 64 टॅप
1 गुणक
१ ३०० ६९३ ६५७

एफआयआर आयपी कॉन्फिगरेशन
1 चॅनल 32 टॅप 32 गुणक
LatticeECP3 LFE3-35EA LFE3-150EA-6FN672C
०६ ४०
०६ ४०
लॅटीस डायमंड 3.10 Synplify Pro F-2012.09L-SP1
Modelsim SE 10.2c Active-HDL 8.2 लेटिस एडिशन

1 चॅनल 32 टॅप 8 गुणक
०६ ४०
०६ ४०

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

तक्ता 2.3. लॅटिसईसीपी5 डिव्हाइसेससाठी एफआयआर फिल्टर आयपी कोर द्रुत तथ्ये

एफआयआर आयपी कॉन्फिगरेशन

4 चॅनेल 64 टॅप
1 गुणक

1 चॅनल 32 टॅप 32 गुणक

1 चॅनल 32 टॅप 8 गुणक

मुख्य आवश्यकता संसाधन वापर
डिझाइन टूल सपोर्ट

ECP5

LFE5UM-85FEA

LFE5U-85F-6BG756C

248

202

201

222

199

303

जाळी डायमंड 3.10

Synplify Pro F-2012.09L-SP1

Aldec Active-HDL 10.3 लॅटिस संस्करण

मॉडेलसिम SE 10.2c

8 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
3. वैशिष्ट्ये
· 2048 पर्यंत टॅप्सची व्हेरिएबल संख्या · 4 ते 32 बिट रुंदीचे इनपुट आणि गुणांक · 256 चॅनेलसाठी मल्टी-चॅनल समर्थन · 2 ते 256 पर्यंत डेसीमेशन आणि इंटरपोलेशन रेशो · अर्ध-बँड फिल्टरसाठी समर्थन · पूर्णपणे समांतर पासून कॉन्फिगर करण्यायोग्य समांतर अनुक्रमांक करण्यासाठी · स्वाक्षरी केलेला किंवा स्वाक्षरी न केलेला डेटा आणि गुणांक · गुणांक सममिती आणि नकारात्मक सममिती ऑप्टिमायझेशन · पुन्हा लोड करण्यायोग्य गुणांक समर्थन · पूर्ण अचूक अंकगणित · निवडण्यायोग्य आउटपुट रुंदी आणि अचूकता · निवडण्यायोग्य ओव्हरफ्लो: रॅप-अराउंड किंवा संपृक्तता · निवडण्यायोग्य गोलाकार: गोल ट्रंकेशन, झीरोच्या दिशेने , शून्यापासून दूर गोल, जवळच्या गोल आणि अभिसरण
गोलाकार · निश्चित बिंदू नोटेशन्स वापरून निर्दिष्ट केलेली रुंदी आणि अचूकता · गुळगुळीत इंटरफेसिंग सुलभ करण्यासाठी हँडशेक सिग्नल

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
4. कार्यात्मक वर्णन
हा धडा एफआयआर फिल्टर आयपी कोरचे कार्यात्मक वर्णन प्रदान करतो.
४.१. इंटरफेस डायग्राम
एफआयआर फिल्टर आयपी कोरसाठी उच्च-स्तरीय इंटरफेस आकृती आकृती 4.1 मध्ये दर्शविली आहे.

आकृती 4.1. एफआयआर फिल्टर आयपी कोरसाठी टॉप-लेव्हल इंटरफेस
४.२. एफआयआर फिल्टर आर्किटेक्चर
डेटा s वर FIR फिल्टर ऑपरेशनamples चे वर्णन उत्पादनांच्या बेरीज ऑपरेशन म्हणून केले जाऊ शकते. एन-टॅप एफआयआर फिल्टरसाठी, वर्तमान इनपुट एसample आणि (N-1) मागील इनपुट samples चा N फिल्टर गुणांकाने गुणाकार केला जातो आणि परिणामी N उत्पादने एक आउटपुट s देण्यासाठी जोडली जातात.ampखाली दर्शविल्याप्रमाणे le.
(१)
वरील समीकरणात, hn , n=0,1,…, N-1 हा आवेग प्रतिसाद आहे; xn, n=0,1,…, इनपुट आहे; आणि yn, n=0,1,…, आहे
आउटपुट विलंब घटकांची संख्या (N-1) फिल्टरचा क्रम दर्शवते. इनपुट डेटाची संख्या samples (वर्तमान आणि मागील) एका आउटपुट s च्या गणनेमध्ये वापरले जातेample फिल्टर टॅप्सची संख्या दर्शवते (N).
४.२.१. थेट-फॉर्म अंमलबजावणी
आकृती 4.2 मध्ये दर्शविलेल्या थेट-फॉर्म अंमलबजावणीमध्ये, इनपुट एसamples शिफ्ट रजिस्टरच्या रांगेत स्थलांतरित केले जाईल आणि प्रत्येक शिफ्ट रजिस्टर गुणकांशी जोडलेले असेल. FIR फिल्टरचे आउटपुट प्राप्त करण्यासाठी गुणकांच्या उत्पादनांची बेरीज केली जातेampले

10 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
आकृती 4.2. थेट-फॉर्म एफआयआर फिल्टर
४.२.२. सममितीय अंमलबजावणी
बहुतेक एफआयआर फिल्टरसाठी आवेग प्रतिसाद सममितीय असतो. या सममितीचा उपयोग सामान्यतः अंकगणित आवश्यकता कमी करण्यासाठी आणि क्षेत्र-कार्यक्षम फिल्टर प्राप्ती करण्यासाठी केला जाऊ शकतो. नॉन-सिमेट्रिक गुणांक असलेल्या समान फिल्टरसाठी वापरल्या जाणाऱ्या गुणकांच्या तुलनेत सममितीय गुणांकांसाठी केवळ अर्धा गुणक वापरणे शक्य आहे. सममितीय गुणांकांची अंमलबजावणी आकृती 4.3 मध्ये दर्शविली आहे.

आकृती 4.3. सममित गुणांक एफआयआर फिल्टर अंमलबजावणी
४.२.३. पॉलीफेस इंटरपोलेशन एफआयआर फिल्टर
पॉलीफेस इंटरपोलेशन फिल्टर पर्याय खाली दर्शविलेले संगणकीयदृष्ट्या कार्यक्षम 1-टू-पी इंटरपोलेशन फिल्टर लागू करतो, जेथे P हा 1 पेक्षा मोठा पूर्णांक आहे. आकृती 4.4 पॉलीफेस इंटरपोलेटर दाखवते, जिथे प्रत्येक शाखेला पॉलीफेस म्हणून संबोधले जाते.

आकृती 4.4. पॉलीफेस इंटरपोलेटर

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
या संरचनेत, इनपुट डेटा प्रत्येक पॉलीफेजमध्ये एकाच वेळी लोड केला जाईल आणि प्रत्येक पॉलीफेजचा आउटपुट डेटा आउटपुट म्हणून अनलोड केला जाईल.ampएफआयआरचे ले. पॉलीफेसची संख्या इंटरपोलेशन फॅक्टरच्या समान आहे. गुणांक सर्व पॉलिफेसला समान रीतीने नियुक्त केले जातात.
४.२.४. पॉलीफेस डेसीमेशन एफआयआर फिल्टर
पॉलीफेस डेसीमेशन फिल्टर पर्याय आकृती 1 मध्ये दर्शविलेले संगणकीयदृष्ट्या कार्यक्षम पी-टू-4.5 डेसीमेशन फिल्टर लागू करतो, जेथे P हा 1 पेक्षा मोठा पूर्णांक आहे.

आकृती 4.5. पॉलीफेस डेसिमेटर
या संरचनेत, इनपुट एसample प्रत्येक पॉलीफेसमध्ये क्रमाक्रमाने लोड केले जाते आणि एका वेळी फक्त एक पॉलीफेस दिले जाते. जेव्हा सर्व पॉलीफेस म्हणून लोड केले जातातample, पॉलीफेसचे परिणाम एफआयआर फिल्टरचे आउटपुट म्हणून एकत्रित आणि अनलोड केले जातात. या योजनेत पी इनपुट एसamples एक आउटपुट s व्युत्पन्न कराample, जेथे P हा दशांश घटक आहे.
४.२.५. मल्टी-चॅनेल एफआयआर फिल्टर
मल्टी-चॅनल प्रोसेसिंग परिस्थितीत वापरलेले एफआयआर फिल्टर पाहणे खूप सामान्य आहे. एफआयआर फिल्टर अंमलबजावणीची जास्तीत जास्त संभाव्य थ्रूपुट प्रक्रिया केल्या जाणाऱ्या एका चॅनेलसाठी आवश्यक थ्रूपुटपेक्षा बरेचदा जास्त असते. अशा ऍप्लिकेशन्ससाठी, मल्टी-चॅनेल एफआयआर फिल्टर्स साकारण्यासाठी एकाच वेळी मल्टीप्लेक्स पद्धतीने समान संसाधने वापरणे इष्ट आहे. पूर्णपणे समांतर अंमलबजावणी वगळता, जेथे एका घड्याळाच्या चक्रात सर्व आवश्यक गणना करण्यासाठी पुरेसे गुणक वापरले जातात, FIR फिल्टर प्रत्येक गुणक फीड करण्यासाठी स्वतंत्र टॅप आणि गुणांक मेमरी वापरतो. म्हणून, मल्टी-चॅनेल अंमलबजावणीमुळे एफआयआर फिल्टरच्या एकाधिक इन्स्टेंटेशनच्या तुलनेत कमी मेमरी वापर होतो. प्रकरणांसाठी, जेथे सर्व चॅनेल समान गुणांक संच वापरतात, मल्टी-चॅनल एफआयआर फिल्टर वापरणे स्पष्ट अडव्हान आहेtagलहान गुणांक मेमरी आवश्यक आहे.

४.३. अंमलबजावणी तपशील
आकृती 4.6 एफआयआर फिल्टर आयपी कोरचे कार्यात्मक ब्लॉक आकृती दर्शविते.

coeffin coeffwe coeffset

गुणांक मेमरी

दिवस

इनपुट रजिस्टर्स

मेमरी टॅप करा

सममिती जोडणारा

गुणक ॲरे

ऍडर ट्री

आउटपुट प्रक्रिया

dout

inpvalid ibstart ifactor dfactor
घटकसंच

नियंत्रण तर्कशास्त्र
आकृती 4.6. कार्यात्मक ब्लॉक आकृती

वैध ऑबस्टार्ट आरएफआय

12 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
डेटा आणि गुणांक वरील आकृतीमध्ये टॅप मेमरी आणि गुणांक मेमरी म्हणून दर्शविलेल्या वेगवेगळ्या मेमरीमध्ये संग्रहित केले जातात. गुणांक सममित असल्यास सममिती जोडणारा वापरला जातो. गुणक ॲरेमध्ये वापरकर्ता विनिर्देशानुसार एक किंवा अधिक गुणक असतात. ॲडर ट्री उत्पादनांची बेरीज करते. कॉन्फिगरेशनवर अवलंबून, ॲडर ट्री किंवा त्याचा काही भाग डीएसपी ब्लॉक्समध्ये लागू केला जातो. आउटपुट प्रोसेसिंग ब्लॉक आउटपुट रुंदी कमी आणि अचूक नियंत्रण करते. या ब्लॉकमध्ये वेगवेगळ्या प्रकारच्या राउंडिंग आणि ओव्हरफ्लोला समर्थन देण्यासाठी तर्कशास्त्र आहे. कंट्रोल लॉजिक लेबल असलेला ब्लॉक फिल्टरच्या प्रकारावर आधारित डेटा आणि अंकगणित ऑपरेशन्सचे शेड्यूलिंग व्यवस्थापित करतो (इंटरपोलेशन, डेसीमेशन किंवा मल्टी-चॅनेल) आणि मल्टीप्लायर मल्टीप्लेक्सिंग.
FIR फिल्टरच्या वेगवेगळ्या कॉन्फिगरेशनसाठी टॅप आणि गुणांक मेमरी वेगळ्या पद्धतीने व्यवस्थापित केल्या जातात. आकृती 4.7 दोन गुणकांसह 16-टॅप, 3-चॅनेल, सममितीय FIR फिल्टरसाठी मेमरी असाइनमेंट दाखवते.

आकृती 4.7. S साठी टॅप आणि गुणांक मेमरी व्यवस्थापनampएफआयआर फिल्टर
आकृतीमध्ये, प्रत्येक गुणकासाठी दोन टॅप मेमरी आणि गुणांक मेमरी आहेत. प्रत्येक मेमरीची खोली ceil(taps/2/multiplier) *चॅनेल आहे, जी या एक्समध्ये 12 आहेample, जिथे ऑपरेटर ceil(x) पुढील उच्च पूर्णांक परत करतो, जर x हा वितर्क अपूर्णांक असेल.

४.४. FIR फिल्टर कोर कॉन्फिगर करणे
४.४.१. आर्किटेक्चर पर्याय
चॅनेलची संख्या, टॅपची संख्या आणि फिल्टर प्रकारासाठीचे पर्याय स्वतंत्र आहेत आणि IP कोर इंटरफेसच्या आर्किटेक्चर टॅबमध्ये थेट निर्दिष्ट केले आहेत (तपशीलांसाठी पॅरामीटर सेटिंग्ज पहा). पॉलीफेस डेसीमेटर किंवा इंटरपोलेटर आवश्यक असल्यास, डेसीमेशन किंवा इंटरपोलेशन फॅक्टर थेट इंटरफेसमध्ये निर्दिष्ट केले जाऊ शकतात. संबंधित व्हेरिएबल पर्याय निवडून ऑपरेशन दरम्यान इनपुट पोर्टद्वारे डेसीमेशन किंवा इंटरपोलेशन घटक देखील निर्दिष्ट केला जाऊ शकतो. जर व्हेरिएबल डेसीमेशन (किंवा व्हेरिएबल इंटरपोलेशन) फॅक्टर पर्याय निवडला असेल, तर इनपुट पोर्टद्वारे डेसीमेशन (किंवा इंटरपोलेशन) फॅक्टर दोन ते डेसीमेशन फॅक्टर (किंवा इंटरपोलेशन फॅक्टर) पर्यंत बदलू शकतो.
४.४.१.१. गुणांक तपशील फिल्टरचे गुणांक गुणांक वापरून निर्दिष्ट केले जातात file. गुणांक file एक मजकूर आहे file प्रति ओळ एक गुणांक सह. गुणांक सममितीय असल्यास, चेक बॉक्स सिमेट्रिक गुणांक तपासणे आवश्यक आहे म्हणून IP कोर वापरलेल्या गुणकांची संख्या कमी करण्यासाठी सममिती ॲडर्स वापरतो. सममितीय गुणांक बॉक्स चेक केला असल्यास, गुणांकातून फक्त अर्धा गुणांक वाचला जातो. file. n-टॅप सममितीय गुणांक फिल्टरसाठी, ची संख्या

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
गुणांक पासून गुणांक वाचले file कमाल मर्यादा (n/2) च्या समान आहे. मल्टी-चॅनेल फिल्टरसाठी, चॅनेल 0 साठी गुणांक प्रथम निर्दिष्ट केले जातात, त्यानंतर चॅनेल 1 साठी, आणि असेच. मल्टी-चॅनेल फिल्टरसाठी, प्रत्येक चॅनेलसाठी गुणांक वेगळे आहेत की सर्व चॅनेलसाठी समान (सामान्य) आहेत हे निर्दिष्ट करण्याचा पर्याय आहे. गुणांक सामान्य असल्यास, गुणांकांमध्ये गुणांकांचा फक्त एक संच निर्दिष्ट करणे आवश्यक आहे file. मध्ये गुणांक मूल्ये file वापरकर्त्याने निवडलेल्या कोणत्याही रेडिक्स (दशांश, हेक्साडेसिमल किंवा बायनरी) मध्ये असू शकते. गुणांक दशांश मूलांकामध्ये निर्दिष्ट केले असल्यासच एक युनरी नकारात्मक ऑपरेटर वापरला जातो. हेक्साडेसिमल आणि बायनरी रेडिसेससाठी, संख्या दोन पूरक स्वरूपात दर्शविल्या पाहिजेत. माजीample गुणांक file 11 टॅपसाठी दशांश स्वरूपात, 16-बिट गुणांक सेट खाली दिलेला आहे. यामध्ये माजीample, गुणांक बायनरी बिंदू 0 आहे. -556 -706 -857 -419 1424 5309 11275 18547 25649 30848 32758 एक माजीample गुणांक file वरील केससाठी फ्लोटिंग पॉइंट फॉरमॅटमध्ये जेव्हा गुणांक बायनरी पॉइंट पोझिशन 8 असेल, खाली दिले आहे. 16.8 फ्रॅक्शनल डेटाशी जुळण्यासाठी गुणांकांचे परिमाण केले जाईल ज्यामध्ये 16 ही गुणांकांची पूर्ण रुंदी आहे आणि 8 ही फ्रॅक्शनल भागाची रुंदी आहे. -2.1719 -2.7578 -3.3477 -1.6367 5.5625 20.7383 44.043 72.45 100.0191 120.5 127.96 चेक बॉक्स रीलोड करण्यायोग्य गुणांक तपासला असल्यास, ऑपरेशन दरम्यान सह-फिल्टर सह-फिललोड करण्यासाठी FIR तपासले जाऊ शकते. या पर्यायासह, फिल्टरच्या ऑपरेशनपूर्वी इच्छित गुणांक लोड करणे आवश्यक आहे. गुणांक एका विशिष्ट क्रमाने लोड केले जाणे आवश्यक आहे जे IP कोरसह पुरवलेल्या प्रोग्रामद्वारे निर्धारित केले जाते. अधिक संसाधने वापरूनही, IP कोर वैकल्पिकरित्या अंतर्गत पुनर्क्रमण देखील करू शकतो. जर हा पर्याय हवा असेल तर, आत गुणांक पुनर्क्रमित करा चेक बॉक्स चेक केला जाऊ शकतो. या पर्यायासह, गुणांक सामान्य अनुक्रमिक क्रमाने कोरमध्ये लोड केले जाऊ शकतात.
४.४.१.२. मल्टीप्लायर मल्टीप्लेक्सिंग फॅक्टर गुणक मल्टीप्लेक्सिंग फॅक्टर पॅरामीटरला योग्य मूल्य देऊन थ्रूपुट आणि संसाधनाचा वापर नियंत्रित केला जाऊ शकतो. गुणक मल्टिप्लेक्सिंग फॅक्टर 4.4.1.2 वर सेट करून पूर्ण समांतर ऑपरेशन (प्रति घड्याळ चक्र एक आउटपुट डेटा) प्राप्त केले जाऊ शकते. जर गुणक मल्टिप्लेक्सिंग फॅक्टर इंटरफेसमध्ये प्रदर्शित केलेल्या कमाल मूल्यावर सेट केला असेल, तर पूर्ण मालिका ऑपरेशन समर्थित आहे आणि यास n पर्यंत वेळ लागतो. एक आउटपुट डेटा s मोजण्यासाठी घड्याळेample, जेथे n ही नॉन-सिमेट्रिक FIR फिल्टरसाठी टॅपची संख्या आहे आणि सिमेट्रिक FIR फिल्टरसाठी टॅपची संख्या अर्धी आहे. एन-टॅप एफआयआर फिल्टरच्या वेगवेगळ्या कॉन्फिगरेशनसाठी मल्टीप्लायर मल्टीप्लेक्सिंग फॅक्टरचे कमाल मूल्य तक्ता 4.1 मध्ये दिले आहे.

14 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

तक्ता 4.1. वेगवेगळ्या कॉन्फिगरेशनसाठी कमाल गुणक मल्टिप्लेक्सिंग फॅक्टर*

एफआयआर प्रकार नॉन-सिमेट्रिक सिमेट्रिक हाफ-बँड

सिंगल रेट n सील(n/2) मजला((n+1)/4)+1

इंटरपोलेटर विथ फॅक्टर=i Ceil(n/i) Ceil(n/2i) मजला((n+1)/4)

*टीप: x हे फ्रॅक्शनल व्हॅल्यू असल्यास ऑपरेटर फ्लोअर (x) पुढील खालचा पूर्णांक मिळवतो.

फॅक्टर Ceil(n/d) Ceil(n/2d) मजला((n+1)/8)+1 सह डेसिमेटर

४.४.२. I/O तपशील पर्याय
I/O स्पेसिफिकेशन्स इंटरफेस टॅबमधील नियंत्रणे डेटा मार्गातील विविध रूंदी आणि अचूक पद्धती परिभाषित करण्यासाठी वापरली जातात. इनपुट डेटा आणि गुणांकांची रुंदी आणि बायनरी पॉइंट पोझिशन्स स्वतंत्रपणे परिभाषित केले जाऊ शकतात. इनपुट डेटा रुंदी, गुणांक रुंदी आणि टॅप्सच्या संख्येवरून, पूर्ण अचूक आउटपुट रुंदी आणि आउटपुट बायनरी पॉइंटचे खरे स्थान स्वयंचलितपणे निश्चित केले जाते. काही कमीत कमी लक्षणीय (LS) आणि काही सर्वात लक्षणीय (MS) बिट्स टाकून आणि निर्दिष्ट राउंडिंग आणि ओव्हरफ्लो प्रक्रिया करून पूर्ण अचूक आउटपुट वापरकर्त्याच्या निर्दिष्ट आउटपुट रुंदीमध्ये रूपांतरित केले जाते. आउटपुट आउटपुट रुंदी आणि आउटपुट बायनरी पॉइंट पोझिशन पॅरामीटरद्वारे निर्दिष्ट केले जाते.
४.४.२.१. गोलाकार
खालील पाच पर्याय राउंडिंगसाठी समर्थित आहेत: · काहीही नाही कमीत कमी लक्षणीय बिट आउटपुटच्या उजवीकडे सर्व बिट्स टाकून देत नाही आणि आउटपुट चुकीचे सोडते. · राऊंड अप जवळच्या अधिक सकारात्मक संख्येपर्यंत पूर्ण करणे. · शून्यापासून दूर गोल करणे अपूर्णांक अर्धा भाग असल्यास शून्यापासून दूर गोल. · शून्याच्या दिशेने गोलाकार करणे जर अपूर्णांकाचा भाग अगदी अर्धा असेल तर शून्याच्या दिशेने गोलाकार. · अभिसरण गोलाकार जर अपूर्णांकाचा भाग अगदी अर्धा असेल तर जवळच्या सम मूल्यापर्यंत पूर्ण करतो.

४.४.३. अंमलबजावणी पर्याय
४.४.३.१. मेमरी प्रकार
एफआयआर फिल्टर आयपी कोर विलंब टॅप डेटा, गुणांक आणि काही कॉन्फिगरेशन, इनपुट किंवा आउटपुट डेटा संचयित करण्यासाठी मेमरी वापरतो. वापरलेल्या मेमरी युनिट्सची संख्या डेटा रुंदी, टॅपची संख्या, फिल्टर प्रकार, चॅनेलची संख्या आणि गुणांक सममिती यासह अनेक पॅरामीटर्सवर अवलंबून असते. बहुतेक प्रकरणांमध्ये, प्रत्येक गुणकाला एक डेटा मेमरी युनिट आणि एक गुणांक मेमरी युनिट आवश्यक असते. इंटरपोलेशन किंवा डेसीमेशन फिल्टर अतिरिक्तपणे इनपुट किंवा आउटपुट बफर वापरू शकतात. डेटा, गुणांक, इनपुट आणि आउटपुट स्टोरेजसाठी EBR किंवा वितरित मेमरी वापरली जाते की नाही हे निर्दिष्ट करण्यासाठी मेमरी प्रकार इंटरफेस पर्याय वापरला जाऊ शकतो. ऑटो नावाचा पर्याय ती निवड आयपी जनरेटर टूलवर सोडतो, जे मेमरी 128 स्थानांपेक्षा खोल असल्यास आणि अन्यथा वितरित मेमरी असल्यास EBR वापरते.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

४.५. सिग्नलचे वर्णन
FIR फिल्टर IP कोरसाठी इनपुट/आउटपुट (I/O) पोर्टचे वर्णन तक्ता 4.2 मध्ये दिले आहे.

तक्ता 4.2. शीर्ष-स्तरीय पोर्ट व्याख्या

बंदर

बिट्स

सामान्य I / O

clk

rstn

दिवस

इनपुट डेटा रुंदी

अवैध

वैध
आरएफआय

आउटपुट रुंदी 1
1

जेव्हा रीलोड करण्यायोग्य गुणांक निवडले जातात

कोफिन

टिपा 1*

coeffwe

I/O

वर्णन

डेटा आणि नियंत्रण इनपुट आणि आउटपुटसाठी सिस्टम घड्याळ.

सिस्टम वाइड असिंक्रोनस सक्रिय-कमी रीसेट सिग्नल.

इनपुट डेटा.

इनपुट वैध सिग्नल. इनपुट डेटा फक्त तेव्हाच वाचला जातो

inpvalid जास्त आहे.

आउटपुट डेटा.

आउटपुट डेटा क्वालिफायर. आउटपुट डेटा डाऊट तेव्हाच वैध आहे

हा सिग्नल जास्त आहे.

इनपुटसाठी तयार. हे आउटपुट, उच्च असताना, सूचित करते की आय.पी

कोर पुढील इनपुट डेटा प्राप्त करण्यासाठी तयार आहे. एक वैध डेटा असू शकतो

जर मागील घड्याळात आरएफआय जास्त असेल तरच डिनच्या वेळी लागू करा

सायकल

गुणांक इनपुट. गुणांक लोड करावे लागतील

एका विशिष्ट क्रमाने या पोर्टद्वारे. विभाग पहा

तपशीलांसाठी FIR फिल्टर IP कोर सह इंटरफेसिंग.

ठामपणे सांगितल्यावर, बस कॉफिनवरील मूल्य लिहिले जाईल

गुणांक आठवणी.

coeffset

हे इनपुट अलीकडे वापरण्यासाठी फिल्टरला सिग्नल करण्यासाठी वापरले जाते

लोड केलेले गुणांक संच. या सिग्नलसाठी उच्च स्पंदित करणे आवश्यक आहे

संपूर्ण गुणांक संच लोड केल्यानंतर एक घड्याळ चक्र

coeffin आणि coeffwe वापरून.

जेव्हा चॅनेलची संख्या 1 पेक्षा जास्त असते

ibstart

इनपुट ब्लॉक प्रारंभ. मल्टी-चॅनेल कॉन्फिगरेशनसाठी, हे इनपुट

इनपुटचे चॅनेल 0 ओळखते.

प्रारंभ करणे

आउटपुट ब्लॉक प्रारंभ. मल्टी-चॅनेल कॉन्फिगरेशनसाठी, हे

आउटपुट चॅनेल 0 ओळखते.

जेव्हा व्हेरिएबल इंटरपोलेशन फॅक्टर किंवा व्हेरिएबल डेसीमेशन फॅक्टर तपासला जातो

इफॅक्टर

ceil(Log2(इंटरपोलेशन

इंटरपोलेशन घटक मूल्य

घटक+1))

dfactor

ceil(Log2(decimation factor+1))

दशांश घटक मूल्य

घटकसंच

इंटरपोलेशन फॅक्टर किंवा डेसीमेशन फॅक्टर सेट करते.

पर्यायी I/Os

घड्याळ सक्षम करा. हा सिग्नल डी-ॲसर्टेड असताना, कोर करेल

इतर सर्व सिंक्रोनस इनपुट्सकडे दुर्लक्ष करा आणि त्याचे वर्तमान राखा

राज्य

सिंक्रोनस रीसेट. किमान एक घड्याळासाठी ठामपणे सांगितल्यावर

चक्र, आयपी कोरमधील सर्व रजिस्टर्स रीसेट करण्यासाठी आरंभ केले जातात

राज्य

टिपा: 1. स्वाक्षरी केलेल्या प्रकारासाठी रुंदी आणि सममितीय इंटरपोलेशन गुणांक रुंदी +1 आहे. 2. स्वाक्षरी नसलेल्या आणि सममितीय इंटरपोलेशनसाठी रुंदी गुणांक रुंदी +2 आहे. 3. इतर सर्व प्रकरणांसाठी रुंदी गुणांक रुंदी आहे.

16 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

४.६. एफआयआर फिल्टर आयपी कोर सह इंटरफेसिंग
४.६.१. डेटा इंटरफेस
डेटा din द्वारे कोरमध्ये आणि डाऊटद्वारे कोरमधून बाहेर टाकला जातो.

४.६.२. एकाधिक चॅनेल
मल्टी-चॅनल अंमलबजावणीसाठी, चॅनेल क्रमांक समक्रमित करण्यासाठी आयपी कोअरमध्ये दोन पोर्ट, ibstart आणि obstart उपलब्ध आहेत. इनपुट ibstart चा वापर इनपुटवर लागू केलेला चॅनल 0 डेटा ओळखण्यासाठी केला जातो. चॅनल 0 आउटपुट डेटासह आउटपुट ऑबस्टार्ट एकाच वेळी उच्च होते.

४.६.३. व्हेरिएबल इंटरपोलेशन/डेसीमेशन फॅक्टर
जेव्हा इंटरपोलेशन (किंवा डेसीमेशन) फॅक्टर व्हेरिएबल असतो, तेव्हा पोर्ट्स ifactor (किंवा dfactor) आणि factorset IP कोरमध्ये जोडले जातात. स्ट्रोब सिग्नल फॅक्टरसेट जास्त असताना पोर्ट इफॅक्टर (किंवा डीफॅक्टर) वर लागू केलेला इंटरपोलेशन (किंवा डेसीमेशन) घटक सेट केला जातो. जेव्हा इंटरपोलेशन (किंवा डेसीमेशन) घटक बदलतो, तेव्हा काही चक्रांसाठी आरएफआय आउटपुट कमी होते. जेव्हा ते पुन्हा उच्च होते, तेव्हा फिल्टर नवीन घटक मूल्याशी संबंधित इंटरपोलेटिंग (किंवा डेसिमेटिंग) फिल्टर म्हणून कार्य करते.

४.६.४. रीलोड करण्यायोग्य गुणांक
जेव्हा रीलोड करण्यायोग्य गुणांक निवडले जातात, तेव्हा जोडलेले दोन पोर्ट, कोफिन आणि कोफवे, गुणांक रीलोड करण्यासाठी वापरले जातात. लोडिंगच्या संपूर्ण कालावधीत सिग्नल कोफवे उच्च ठेवताना सर्व गुणांक एका बॅचमध्ये लोड करणे आवश्यक आहे. सर्व गुणांक लोड केल्यानंतर, नवीन गुणांक प्रभावी होण्यासाठी इनपुट सिग्नल कोफसेट एका घड्याळ चक्रासाठी उच्च स्पंदित करणे आवश्यक आहे.
गुणांक मेमरी रीलोड करण्यासाठी गुणांक लागू केले जाऊ शकतात असे दोन मार्ग आहेत, रीऑर्डर गुणांक आत पॅरामीटरने निर्दिष्ट केल्याप्रमाणे.
जेव्हा गुणांक इनसाइड रीऑर्डर केलेले नसतात, तेव्हा गुणांक मेमरी रीलोड करण्यासाठी गुणांक विशिष्ट क्रमाने लागू करावे लागतात. गुणांकांमध्ये नमूद केल्याप्रमाणे कच्चे गुणांक file, आयपी इन्स्टॉलेशन डिरेक्टरीमधील gui फोल्डर अंतर्गत उपलब्ध गुणांक जनरेशन प्रोग्राम coeff_gen.exe (विंडोजसाठी) वापरून रीलोड करण्यायोग्य क्रमामध्ये रूपांतरित केले जाऊ शकते (उदा.ample, C:LatticeCorefir_core_v6.0gui फोल्डर अंतर्गत). UNIX आणि Linux साठी गुणांक जनरेशन प्रोग्रामची नावे अनुक्रमे coeff_gen_s आणि coeff_gen_l आहेत. विंडोजसाठी, प्रोग्राम खालीलप्रमाणे मागविला जातो:
coeff_gen.exefile_name>.lpc
टीप: lpc मध्ये असल्यास file, पॅरामीटरचे मूल्य varcoeff= होय आहे, कृपया ROM तयार करण्यापूर्वी ते नाही मध्ये बदला. files हाताने.
ही कमांड इनपुटमधील गुणांक रूपांतरित करते file, coeff द्वारे संदर्भितfile= lpc मध्ये पॅरामीटर file, लोड करण्यायोग्य गुणांक अनुक्रमात file coeff.mem म्हणतात. लक्षात घ्या की आउटपुट file समाविष्ट केलेल्या शून्य गुणांकांमुळे मूलतः होते त्यापेक्षा जास्त गुणांक असू शकतात. आउटपुटमधील सर्व गुणांक file, शून्यांसह, कोफिन पोर्टद्वारे अनुक्रमे लागू करणे आवश्यक आहे. गुणांक लागू करण्याचा क्रम प्राप्त करण्यासाठी, इनपुट गुणांक संपादित करा file अनुक्रमिक संख्यांसह (उदा. 1,2) आणि IP चालेल file आपोआप रीलोड करण्यायोग्य गुणांक मोडमध्ये, जोपर्यंत गुणांक लोड केले जात नाहीत आणि कोफसेट उच्च असल्याचे प्रतिपादन केले जात नाही तोपर्यंत कोर ऑपरेशनसाठी तयार होणार नाही (rfi आउटपुट जास्त नसेल).
जेव्हा पॅरामीटर रीऑर्डर गुणांक आत निवडले जाते, तेव्हा गुणांकांना आधी वर्णन केलेल्या मॅन्युअल रीऑर्डरिंगची आवश्यकता न होता IP कोरमध्ये पुनर्क्रमित केले जाईल. या पर्यायासह, आयपी कोरमध्ये पुनर्क्रमित तर्क जोडला जातो आणि वापरकर्ता सामान्य अनुक्रमात गुणांक लागू करू शकतो.
या मोडमध्ये, पॅरामीटर सिमेट्रिक गुणांक निवडल्यास, प्रदान केलेल्या गुणांकांपैकी केवळ अर्धा वापर केला जाईल. उदाample, जर कच्चा गुणांक इनपुट क्रम असेल: 1 2 3 4 5 6 5 4 3 2 1, वापरले जाणारे गुणांक 1 2 3 4 5 6 असतील.
त्याचप्रमाणे, हाफ बँड निवडल्यास, सम स्थानांमधील सर्व इनपुट गुणांक, शेवटचे वगळता, टाकून दिले जातील. उदाample, जर कच्चा गुणांक इनपुट क्रम असेल: 1 0 2 0 3 0 4 0 5 6 5 0 4 0 3 0 2 0 1, वापरले जाणारे गुणांक 1 2 3 4 5 6 असतील.
टीप: lpc मध्ये varcoeff= पॅरामीटर असल्यास file होय वर सेट केले आहे, नवीन गुणांक तयार करण्यापूर्वी ते नाही मध्ये बदला file.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
४.७. वेळ तपशील
एफआयआर फिल्टर आयपी कोरसाठी वेळ आकृती आकृती 4.8 ते आकृती 4.17 मध्ये दिली आहे. लॅटीस XP2/ECP3/ECP5 उपकरणे वापरून ठराविक FIR फिल्टर ऍप्लिकेशन्ससाठी वेगवेगळ्या वेळेची वैशिष्ट्ये आहेत याची नोंद घ्या. आकृती 4.8 ते आकृती 4.11 सर्व FIR अर्जांना लागू होते.
४.७.१. सर्व उपकरणांना लागू वेळेची वैशिष्ट्ये
आकृती 4.8. एकल चॅनल, सतत इनपुटसह सिंगल रेट एफआयआर फिल्टर

आकृती 4.9. इनपुट आकृती 4.10 मधील अंतरांसह सिंगल चॅनल, सिंगल रेट एफआयआर फिल्टर. फॅक्टरसेट सिग्नल
आकृती 4.11. गुणांक रीलोडिंग

18 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
४.७.२. LatticeXP4.7.2, LatticeECP2 आणि LatticeECP3 अंमलबजावणीसाठी लागू वेळेची वैशिष्ट्ये
मागील आकृत्यांच्या व्यतिरिक्त, आकृती 4.12 ते आकृती 4.14 दोन्ही LatticeXP2, LatticeECP3, आणि LatticeECP5 उपकरणे वापरून लागू होतात: नकारात्मक सममिती, हाफ बँड, फॅक्टर व्हेरिएबल इंटरपोलेशन आणि डेसीमेशन आणि 36×36 गुणक वापरणारे अनुप्रयोग.
आकृती 4.12. मल्टी-चॅनल सिंगल रेट एफआयआर फिल्टर (3 चॅनेल)

आकृती 4.13. मल्टी-चॅनेल (3 चॅनेल) इंटरपोलेटर (3 चा घटक)

आकृती 4.14. मल्टी-चॅनेल (3 चॅनेल) डेसिमेटर (3 चा घटक)

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
४.७.३. LatticeECP4.7.3 आणि LatticeECP3 अंमलबजावणीसाठी लागू वेळेची वैशिष्ट्ये
आधी दर्शविल्याप्रमाणे, आकृती 4.15 ते आकृती 4.17 सर्व LatticeECP3 आणि Lattice ECP5 डिव्हाइसेसना लागू होते जे विशेषत: मागील विभागात सूचीबद्ध आहेत.

आकृती 4.15. मल्टी-चॅनल सिंगल रेट एफआयआर फिल्टर (3 चॅनेल)

आकृती 4.16. मल्टी-चॅनेल (3 चॅनेल) इंटरपोलेटर (3 चा घटक)

आकृती 4.17. मल्टी-चॅनेल (3 चॅनेल) डेसिमेटर (3 चा घटक)

20 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

5. पॅरामीटर सेटिंग्ज

आयपीएक्सप्रेस आणि क्लॅरिटी डिझायनर टूल्सचा वापर डायमंड सॉफ्टवेअरमध्ये आयपी आणि आर्किटेक्चरल मॉड्यूल्स तयार करण्यासाठी केला जातो. तुम्ही आयपी कसा तयार करायचा यावरील आयपी कोर जनरेशन आणि मूल्यांकन विभागाचा संदर्भ घेऊ शकता.
तक्ता 5.1 FIR फिल्टर IP कोरसाठी वापरकर्ता कॉन्फिगर करण्यायोग्य पॅरामीटर्सची सूची प्रदान करते. आयपीएक्सप्रेस किंवा क्लॅरिटी डिझायनरमधील एफआयआर फिल्टर आयपी कोअर कॉन्फिगरेशन इंटरफेस वापरून पॅरामीटर सेटिंग्ज निर्दिष्ट केल्या आहेत. या प्रकरणात वर्णन केल्याप्रमाणे असंख्य FIR फिल्टर IP कोर पॅरामीटर पर्याय एकाधिक इंटरफेस टॅबमध्ये विभाजित केले आहेत.

तक्ता 5.1. एफआयआर फिल्टर आयपी कोरसाठी पॅरामीटर तपशील

पॅरामीटर

श्रेणी

फिल्टर तपशील

चॅनेलची संख्या

०.०६७ ते ०.२१३

नळांची संख्या

०.०६७ ते ०.२१३

फिल्टर प्रकार

{एकल दर, इंटरपोलेटर, डेसीमेटर}

इंटरपोलेशन फॅक्टर

०.०६७ ते ०.२१३

व्हेरिएबल इंटरपोलेशन फॅक्टर

{होय, नाही}

दशांश घटक

०.०६७ ते ०.२१३

परिवर्तनीय दशांश घटक

{होय, नाही}

गुणांक तपशील

रीलोड करण्यायोग्य गुणांक

{होय, नाही}

आतील गुणांक पुनर्क्रमित करा

{होय, नाही}

गुणांक सेट

{सामान्य, प्रति चॅनेल एक}

सममितीय गुणांक

{होय, नाही}

नकारात्मक सममिती

{होय, नाही}

अर्धा बँड

{होय, नाही}

गुणांक रेडिक्स

{फ्लोटिंग पॉइंट, दशांश, हेक्स, बायनरी}

गुणांक file

टाइप करा किंवा ब्राउझ करा

प्रगत पर्याय

गुणक मल्टिप्लेक्सिंग घटक

टीप 1, टीप 2

एका ओळीत SysDSP ब्लॉक्सची संख्या

5 - टीप 3

I/O तपशील

इनपुट डेटा प्रकार

{स्वाक्षरी केलेले, स्वाक्षरी केलेले नाही}

इनपुट डेटा रुंदी

०.०६७ ते ०.२१३

इनपुट डेटा बायनरी पॉइंट स्थिती

-2 ते इनपुट डेटा रुंदी + 2

गुणांक प्रकार

{स्वाक्षरी केलेले, स्वाक्षरी केलेले नाही}

गुणांक रुंदी

०.०६७ ते ०.२१३

गुणांक बायनरी बिंदू स्थिती

-2 ते गुणांक रुंदी + 2

आउटपुट रुंदी

4 ते कमाल आउटपुट रुंदी

आउटपुट बायनरी पॉइंट स्थिती

(4+इनपुट डेटा बायनरी पॉइंट पोझिशन + गुणांक बायनरी पॉइंट पोझिशन कमाल आउटपुट रुंदी) ते (आउटपुट रुंदी + इनपुट डेटा बायनरी
पॉइंट पोझिशन + गुणांक बायनरी पॉइंट पोझिशन – ४)

अचूक नियंत्रण

ओव्हरफ्लो राउंडिंग

{संपृक्तता, लपेटणे}
{काहीही नाही, राउंड-अप, शून्यापासून दूर गोल, शून्याकडे गोल, अभिसरण राउंडिंग}

डीफॉल्ट
4 64 एकल दर 2 नाही 2 क्र
होय नाही सामान्य नाही नाही दशांश नाही -
टीप 2 टीप 3
16 0 वर स्वाक्षरी केली
16 0 38 0 वर स्वाक्षरी केली
संपृक्तता काहीही नाही

मेमरी प्रकार डेटा मेमरी प्रकार गुणांक मेमरी प्रकार इनपुट बफर प्रकार

{EBR, वितरित, ऑटो}

EBR

{EBR, वितरित, ऑटो}

EBR

{EBR, वितरित, ऑटो}

EBR

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

पॅरामीटर

श्रेणी

डीफॉल्ट

आउटपुट बफर प्रकार

{EBR, वितरित, ऑटो}

EBR

ऑप्टिमायझेशन

{क्षेत्र, वेग}

{क्षेत्र}

पर्यायी पोर्ट

{होय, नाही}

नाही

{होय, नाही}

नाही

संश्लेषण पर्याय

वारंवारता मर्यादा

1 400

300

टिपा:

1. गुणक मल्टिप्लेक्सिंग फॅक्टर डिव्हाइस (ए) मधील डीएसपी ब्लॉक्सच्या संख्येने आणि डीएसपी ब्लॉक्सच्या वास्तविक संख्येने मर्यादित आहे.

डिझाइन गरजा (बी). जेव्हा A>B, गुणक मल्टिप्लेक्सिंग फॅक्टर 1 वर सेट केला जातो; अन्यथा मूल्य 1 पेक्षा मोठे असेल.

2. तपशीलांसाठी गुणक मल्टिप्लेक्सिंग फॅक्टर पहा. 3. निवडलेल्या डिव्हाइसमध्ये एका ओळीत उपलब्ध DSP ब्लॉक्सची कमाल संख्या.

खालील पानांमध्ये दर्शविलेली डीफॉल्ट मूल्ये FIR फिल्टर संदर्भ डिझाइनसाठी वापरली जातात. प्रत्येक टॅबसाठी आयपी कोर पर्यायांची अधिक तपशीलवार चर्चा केली आहे.

५.१. आर्किटेक्चर टॅब
आकृती 5.1 आर्किटेक्चर टॅबची सामग्री दर्शवते.

आकृती 5.1. एफआयआर फिल्टर आयपी कोर इंटरफेसचा आर्किटेक्चर टॅब

22 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

तक्ता 5.2. आर्किटेक्चर टॅब इंटरफेस आयटम
चॅनेलची संख्या टॅप्सची संख्या फिल्टर प्रकार इंटरपोलेशन फॅक्टर व्हेरिएबल इंटरपोलेशन फॅक्टर डेसीमेशन फॅक्टर व्हेरिएबल डेसीमेशन फॅक्टर रीलोड करण्यायोग्य गुणांक आत गुणांक पुनर्क्रमित करा
गुणांक सममितीय गुणांक सेट करतात
नकारात्मक सममिती अर्धा बँड
गुणांक रेडिक्स

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
वर्णन
हा पर्याय वापरकर्त्याला चॅनेलची संख्या निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्याला टॅपची संख्या निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्याला फिल्टर सिंगल रेट, इंटरपोलेटर किंवा डेसीमेटर आहे की नाही हे निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्याला निश्चित इंटरपोलेशन फॅक्टरचे मूल्य निर्दिष्ट करण्यास अनुमती देतो. जेव्हा FIR प्रकार इंटरपोलेशन असेल, तेव्हा मूल्य 2 ते 256 असावे. अन्यथा, ते स्वयंचलितपणे 1 वर सेट केले जाईल.
हा पर्याय वापरकर्त्याला IP निर्मितीच्या वेळी इंटरपोलेशन फॅक्टर किंवा रन-टाइम दरम्यान व्हेरिएबल निश्चित केले आहे की नाही हे निर्दिष्ट करण्यास अनुमती देतो. हे तपासले असल्यास, जेव्हा फॅक्टरसेट जास्त असतो तेव्हा इनपुट पोर्ट इफॅक्टरद्वारे इंटरपोलेशन फॅक्टर सेट केला जातो. हा पर्याय वापरकर्त्यास निश्चित डेसीमेशन फॅक्टरचे मूल्य निर्दिष्ट करण्यास अनुमती देतो. जेव्हा FIR प्रकार decimation असेल, तेव्हा मूल्य 2 ते 256 असावे. अन्यथा, ते स्वयंचलितपणे 1 वर सेट केले जाईल.
हा पर्याय वापरकर्त्याला IP जनरेशनच्या वेळी डेसीमेशन फॅक्टर निश्चित केला आहे की रन-टाइम दरम्यान व्हेरिएबल हे निर्दिष्ट करण्यास अनुमती देतो. हे तपासले असल्यास, जेव्हा फॅक्टरसेट जास्त असेल तेव्हा इनपुट पोर्ट डीफॅक्टरद्वारे डेसीमेशन फॅक्टर सेट केला जातो. हा पर्याय वापरकर्त्यास गुणांक निश्चित किंवा रीलोड करण्यायोग्य आहेत हे निर्दिष्ट करण्यास अनुमती देतो. तपासले असल्यास, इनपुट पोर्ट कॉफिन वापरून कोर ऑपरेशन दरम्यान गुणांक रीलोड केले जाऊ शकतात.
जेव्हा गुणांक रीलोड करण्यायोग्य असतात, तेव्हा त्यांना एका विशिष्ट क्रमाने प्रविष्ट करणे आवश्यक असते. आयपी कोरसह पुरवलेल्या प्रोग्रामचा वापर करून पुनर्क्रमण केले जाऊ शकते. तथापि, कोर अतिरिक्त हार्डवेअर संसाधनांच्या खर्चावर पर्यायी हार्डवेअर पुनर्क्रमित करण्यासाठी देखील प्रदान करते. हा पर्याय निवडल्यास, गुणांक कोरमध्ये सामान्य अनुक्रमात प्रविष्ट केले जाऊ शकतात आणि कोर आवश्यकतेनुसार हेम अंतर्गत पुनर्क्रमित करेल. जेव्हा फिल्टर प्रकार इंटरपोलेटर असतो आणि सममित गुणांक सक्षम असतो तेव्हा हा पर्याय उपलब्ध नसतो.
हा पर्याय वापरकर्त्यास सर्व चॅनेलसाठी समान गुणांक संच वापरला जातो किंवा प्रत्येक चॅनेलसाठी स्वतंत्र गुणांक संच वापरला जातो हे निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्यास गुणांक सममितीय आहेत की नाही हे निर्दिष्ट करण्यास अनुमती देतो. हे तपासले गेल्यास, गुणांकांच्या संख्येपैकी फक्त अर्धा भाग (नळांची संख्या विषम असल्यास, अर्धे मूल्य पुढील उच्च पूर्णांकापर्यंत गोलाकार केले जाते) प्रारंभापासून वाचले जाते. file.
हे तपासले असल्यास, गुणांक ऋण सममितीय मानले जातात. म्हणजे गुणांकांचा दुसरा अर्धा भाग संबंधित पहिल्या अर्ध्या गुणांकांच्या ऋणाप्रमाणे बनविला जातो.
हा पर्याय वापरकर्त्याला अर्धा बँड फिल्टर साकार झाला आहे की नाही हे निर्दिष्ट करण्यास अनुमती देतो. हे तपासले गेल्यास, गुणांकांच्या संख्येपैकी फक्त अर्धा भाग (नळांची संख्या विषम असल्यास, अर्धे मूल्य पुढील उच्च पूर्णांकापर्यंत पूर्ण केले जाते) प्रारंभापासून वाचले जाते. file.
हा पर्याय वापरकर्त्यास गुणांकातील गुणांकासाठी मूलांक निर्दिष्ट करण्यास अनुमती देतो file. दशांश मूलांकासाठी, ऋण मूल्यांना आधीचे एकल वजा चिन्ह असते. हेक्साडेसिमल (हेक्स) आणि बायनरी रेडिसेससाठी, गुणांक रुंदीच्या पॅरामीटरने निर्दिष्ट केल्यानुसार 2 च्या पूरक स्वरूपात नकारात्मक मूल्ये लिहिली पाहिजेत. फ्लोटिंग पॉइंट गुणांक फॉर्ममध्ये निर्दिष्ट केले आहेत . , जिथे अंक 'n' पूर्णांक भाग दर्शवतात आणि अंक 'd', दशांश भाग. फ्लोटिंग पॉइंट गुणांकांची मूल्ये गुणांक रुंदी आणि गुणांक बायनरी पॉइंट पोझिशन पॅरामीटर्सशी सुसंगत असणे आवश्यक आहे. उदाample, जर . 8.4 आहे आणि गुणांक प्रकार स्वाक्षरीरहित आहे, गुणांकांचे मूल्य 0 आणि 11111111.1111 (255.9375) दरम्यान असावे.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
इंटरफेस आयटम गुणांक File
गुणक मल्टिप्लेक्सिंग फॅक्टर
एका ओळीत sysDSP ब्लॉक्सची संख्या

वर्णन
हा पर्याय वापरकर्त्यास गुणांकांचे नाव आणि स्थान निर्दिष्ट करण्यास अनुमती देतो file. जर गुणांक file निर्दिष्ट केलेले नाही, फिल्टर डीफॉल्ट गुणांक सेटसह प्रारंभ केला जातो.
हा पर्याय वापरकर्त्यास मल्टीप्लायर मल्टीप्लेक्सिंग फॅक्टर निर्दिष्ट करण्यास अनुमती देतो. हे पॅरामीटर पूर्ण समांतर अनुप्रयोगांसाठी 1 वर सेट केले जावे आणि पूर्ण मालिका अनुप्रयोगांसाठी इंटरफेसमध्ये समर्थित कमाल मूल्यावर सेट केले जावे.
हे पॅरामीटर वापरकर्त्याला इष्टतम कार्यप्रदर्शन प्राप्त करण्यासाठी डीएसपी पंक्तीमध्ये वापरण्यासाठी जास्तीत जास्त डीएसपी गुणकांची संख्या निर्दिष्ट करण्यास अनुमती देते. उदाampले, लक्ष्यित उपकरणामध्ये डीएसपी पंक्तीमध्ये 20 गुणक असल्यास आणि डिझाइनसाठी 22 गुणकांची आवश्यकता असल्यास, वापरकर्ता सर्व 20 गुणक एका रांगेत आणि दोन गुणक दुसऱ्या ओळीत किंवा प्रत्येक पंक्तीमध्ये 20 पेक्षा कमी गुणक वापरण्यासाठी निवडू शकतो (उदा. 8 ), जे चांगले कार्यप्रदर्शन देऊ शकते. एका एफआयआर उदाहरणामध्ये जास्तीत जास्त तीन डीएसपी पंक्तींमध्ये पसरलेले गुणक वापरले जाऊ शकतात. हे पॅरामीटर फक्त LatticeECP3 आणि ECP5 डिव्हाइसेसवर वैध आहे.

५.२. I/O तपशील टॅब
आकृती 5.2 I/O स्पेसिफिकेशन टॅबची सामग्री दाखवते.

आकृती 5.2. एफआयआर फिल्टर आयपी कोर इंटरफेसचा I/O स्पेसिफिकेशन टॅब

24 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

तक्ता 5.3. I/O तपशील टॅब इंटरफेस आयटम
इनपुट डेटा प्रकार इनपुट डेटा रुंदी इनपुट डेटा बायनरी पॉइंट पोझिशन गुणांक प्रकार गुणांक रुंदी गुणांक बायनरी पॉइंट पोझिशन आउटपुट रुंदी
आउटपुट बायनरी पॉइंट्स
ओव्हरफ्लो
गोलाकार

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
वर्णन
हा पर्याय वापरकर्त्यास इनपुट डेटा प्रकार स्वाक्षरी केलेला किंवा स्वाक्षरी न केलेला म्हणून निर्दिष्ट करण्यास अनुमती देतो. हा पर्याय वापरकर्त्याला इनपुट डेटा twwiod'tsh.complement क्रमांक निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्याला इनपुट डेटामध्ये बायनरी पॉइंटचे स्थान निर्दिष्ट करण्यास अनुमती देतो. ही संख्या इनपुट डेटाच्या LSB वरून बायनरी बिंदूची बिट स्थिती निर्दिष्ट करते. संख्या शून्य असल्यास, बिंदू LSB नंतर उजवीकडे आहे, सकारात्मक असल्यास, तो LSB च्या डावीकडे आहे आणि नकारात्मक असल्यास, तो LSB च्या उजवीकडे आहे.
हा पर्याय वापरकर्त्याला स्वाक्षरी किंवा स्वाक्षरी नसलेला गुणांक प्रकार निर्दिष्ट करण्यास अनुमती देतो. जर प्रकार स्वाक्षरी केलेला असेल, तर गुणांक डेटा 2 च्या पूरक संख्या म्हणून अर्थ लावला जातो. हा पर्याय वापरकर्त्यास गुणांक रुंदी निर्दिष्ट करण्यास अनुमती देतो. हा पर्याय वापरकर्त्यास गुणांकांमध्ये बायनरी बिंदूचे स्थान निर्दिष्ट करण्यास अनुमती देतो. ही संख्या गुणांकांच्या LSB वरून बायनरी बिंदूची बिट स्थिती निर्दिष्ट करते. संख्या शून्य असल्यास, बिंदू LSB नंतर उजवीकडे आहे; सकारात्मक असल्यास, ते LSB च्या डावीकडे आहे आणि नकारात्मक असल्यास, ते LSB च्या उजवीकडे आहे.
हा पर्याय वापरकर्त्याला आउटपुट डेटा रुंदी निर्दिष्ट करण्यास अनुमती देतो. कमाल पूर्ण अचूक आउटपुट रुंदी कमाल आउटपुट रुंदी = इनपुट डेटा रुंदी + गुणांक रुंदी +सील (लॉग2(टॅप्सची संख्या/इंटरपोलेशन फॅक्टर)) द्वारे परिभाषित केली जाते. कोरचे आउटपुट सामान्यतः आउटपुट रुंदीच्या बरोबरीच्या पूर्ण अचूक आउटपुटचा एक भाग असतो आणि वेगवेगळ्या बायनरी पॉइंट पोझिशन पॅरामीटर्सच्या आधारे काढला जातो. इंटरफेसमधील आउटपुट रुंदी नियंत्रणापुढील अंतर्गत पूर्ण अचूक आउटपुटचे स्वरूप स्थिर मजकूर म्हणून प्रदर्शित केले जाते. स्वरूप WF म्हणून प्रदर्शित केले जाते, जेथे W ही पूर्ण अचूक आउटपुट रुंदी आहे आणि F पूर्ण अचूक आउटपुटच्या LSB पासून बायनरी बिंदूचे स्थान आहे, डावीकडे मोजले जाते. उदाample, जर WF 16.4 असेल, तर बायनरी रेडिक्समध्ये आउटपुट मूल्य yyyyyyyyyyyy.yyyy असेल. उदाहरणार्थample, 110010010010.0101.
हा पर्याय वापरकर्त्याला वास्तविक कोर आउटपुटच्या LSB वरून बायनरी पॉइंटची बिट स्थिती निर्दिष्ट करण्यास अनुमती देतो. संख्या शून्य असल्यास, बिंदू LSB नंतर उजवीकडे आहे, सकारात्मक असल्यास, तो LSB च्या डावीकडे आहे आणि नकारात्मक असल्यास, तो LSB च्या उजवीकडे आहे. ही संख्या, पॅरामीटर आउटपुट रुंदीसह, खऱ्या पूर्ण अचूक आउटपुटमधून वास्तविक कोर आउटपुट कसे काढले जाते हे निर्धारित करते. अचूक नियंत्रण मापदंड ओव्हरफ्लो आणि राउंडिंग अनुक्रमे लागू केले जातात जेव्हा MSBs आणि LSBs खऱ्या पूर्ण अचूक आउटपुटमधून टाकून दिले जातात.
हा पर्याय वापरकर्त्याला कोणत्या प्रकारचे ओव्हरफ्लो नियंत्रण वापरायचे आहे हे निर्दिष्ट करण्यास अनुमती देतो. जेव्हा खऱ्या आउटपुटमधून काही MSB सोडण्याची गरज असते तेव्हा हे पॅरामीटर उपलब्ध असते. निवड संपृक्तता असल्यास, MSBs टाकून देताना आउटपुट मूल्य जास्तीत जास्त, सकारात्मक किंवा किमान असल्यास, नकारात्मक असल्यास क्लिप केले जाते. निवड रॅप-अराउंड असल्यास, कोणतीही सुधारणा न करता MSBs टाकून दिले जातात.
जेव्हा खऱ्या आउटपुटमधून एक किंवा अधिक LSB सोडण्याची आवश्यकता असते तेव्हा हा पर्याय वापरकर्त्याला राउंडिंग पद्धत निर्दिष्ट करण्यास अनुमती देतो.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
५.३. अंमलबजावणी टॅब
आकृती 5.3 अंमलबजावणी टॅबची सामग्री दर्शवते.

आकृती 5.3. एफआयआर फिल्टर आयपी कोर इंटरफेसचा अंमलबजावणी टॅब

तक्ता 5.4. अंमलबजावणी टॅब इंटरफेस आयटम
डेटा मेमरी प्रकार
गुणांक मेमरी प्रकार
इनपुट बफर प्रकार आउटपुट बफर प्रकार सिंक्रोनस रीसेट (sr) घड्याळ सक्षम (ce)
ऑप्टिमायझेशन संश्लेषण पर्याय

वर्णन
हा पर्याय वापरकर्त्याला डेटा संचयित करण्यासाठी वापरल्या जाणाऱ्या मेमरीचा प्रकार निर्दिष्ट करण्यास अनुमती देतो. निवड EBR असल्यास, डेटा संचयित करण्यासाठी लॅटिस एम्बेडेड ब्लॉक रॅम मेमरी वापरल्या जातात. जर निवड वितरीत केली असेल, तर डेटा साठवण्यासाठी लुक-अप-टेबल आधारित वितरित आठवणी वापरल्या जातात. जर "स्वयं" निवडले असेल, तर EBR मेमरी 128 स्थानांपेक्षा खोल मेमरी आकारांसाठी वापरल्या जातात आणि वितरित मेमरी इतर सर्व आठवणींसाठी वापरल्या जातात. जर प्रकार स्वाक्षरी केलेला असेल, तर डेटाचा दोन पूरक क्रमांक म्हणून अर्थ लावला जातो.
हा पर्याय वापरकर्त्यास गुणांक संचयित करण्यासाठी वापरल्या जाणाऱ्या मेमरीचा प्रकार निर्दिष्ट करण्यास अनुमती देतो. निवड EBR असल्यास, गुणांक संचयित करण्यासाठी EBR मेमरी वापरल्या जातात. निवड वितरीत केली असल्यास, गुणांक संचयित करण्यासाठी वितरित आठवणी वापरल्या जातात. ऑटो निवडल्यास, EBR मेमरी 128 स्थानांपेक्षा खोल मेमरी आकारांसाठी वापरल्या जातात आणि वितरित मेमरी इतर सर्व आठवणींसाठी वापरल्या जातात.
हा पर्याय वापरकर्त्यास इनपुट बफरसाठी मेमरी प्रकार निर्दिष्ट करण्यास अनुमती देतो. हा पर्याय वापरकर्त्याला आउटपुट बफरसाठी मेमरी प्रकार निर्दिष्ट करण्यास अनुमती देतो.
हा पर्याय वापरकर्त्याला IP मध्ये सिंक्रोनस रीसेट पोर्ट आवश्यक असल्यास ते निर्दिष्ट करण्यास अनुमती देतो. सिंक्रोनस रीसेट सिग्नल एफआयआर फिल्टर आयपी कोरमधील सर्व रजिस्टर्स रीसेट करतो.
हा पर्याय वापरकर्त्याला IP मध्ये घड्याळ सक्षम पोर्ट आवश्यक असल्यास ते निर्दिष्ट करण्यास अनुमती देतो. कोर वापरला जात नसताना पॉवर सेव्हिंगसाठी घड्याळ सक्षम नियंत्रण वापरले जाऊ शकते. घड्याळ सक्षम पोर्टचा वापर संसाधनांचा वापर वाढवतो आणि वाढत्या मार्गावरील गर्दीमुळे कार्यक्षमतेवर परिणाम करू शकतो.
हा पर्याय ऑप्टिमायझेशन पद्धत निर्दिष्ट करतो. क्षेत्र निवडल्यास, स्त्रोत कमी वापरासाठी कोर ऑप्टिमाइझ केला जातो. गती निवडल्यास, कोर उच्च कार्यक्षमतेसाठी ऑप्टिमाइझ केला जातो, परंतु किंचित जास्त संसाधन वापरासह.
लॅटिस LSE किंवा Synplify Pro

26 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
6. IP कोर निर्मिती आणि मूल्यमापन
हा धडा डायमंड किंवा ispLEVER सॉफ्टवेअरमध्ये समाविष्ट असलेल्या ispLEVER सॉफ्टवेअर IPexpress टूलचा वापर करून लॅटिस FIR फिल्टर IP कोर कसा तयार करायचा आणि उच्च-स्तरीय डिझाइनमध्ये कोर कसा समाविष्ट करायचा याबद्दल माहिती प्रदान करतो.
६.१. आयपी कोअरला परवाना देणे
पूर्ण, उच्च-स्तरीय डिझाइनमध्ये FIR फिल्टर IP कोरचा पूर्ण, अनिर्बंध वापर सक्षम करण्यासाठी IP कोर- आणि डिव्हाइस-विशिष्ट परवाना आवश्यक आहे. लॅटिस आयपी कोरसाठी परवाने कसे मिळवायचे यावरील सूचना येथे दिल्या आहेत: http://www.latticesemi.com/products/intellectualproperty/aboutip/isplevercoreonlinepurchas.cfm वापरकर्ते एफआयआर फिल्टर आयपी कोर डाउनलोड आणि जनरेट करू शकतात आणि फंक्शनलद्वारे कोरचे पूर्णपणे मूल्यांकन करू शकतात. आयपी परवान्याशिवाय सिम्युलेशन आणि अंमलबजावणी (संश्लेषण, नकाशा, ठिकाण आणि मार्ग). एफआयआर फिल्टर आयपी कोर लॅटिसच्या आयपी हार्डवेअर मूल्यमापन क्षमतेला देखील सपोर्ट करतो, ज्यामुळे आयपी परवान्याची आवश्यकता न घेता मर्यादित काळासाठी (अंदाजे चार तास) हार्डवेअरमध्ये कार्यरत असलेल्या IP कोरच्या आवृत्त्या तयार करणे शक्य होते. अधिक तपशीलांसाठी पहा. तथापि, टायमिंग सिम्युलेशन सक्षम करण्यासाठी, डायमंड किंवा ispLEVER EPIC टूलमध्ये डिझाइन उघडण्यासाठी आणि हार्डवेअर मूल्यमापन कालबाह्य मर्यादा समाविष्ट नसलेले बिटस्ट्रीम तयार करण्यासाठी परवाना आवश्यक आहे.
6.2. प्रारंभ करणे
एफआयआर फिल्टर आयपी कोर आयपीएक्सप्रेस किंवा क्लॅरिटी डिझायनर टूल वापरून लॅटिसच्या आयपी सर्व्हरवरून डाउनलोड करण्यासाठी उपलब्ध आहे. आयपी files कोणत्याही ग्राहक-निर्दिष्ट निर्देशिकेत ispUPDATE तंत्रज्ञान वापरून स्वयंचलितपणे स्थापित केले जातात. आयपी कोर इन्स्टॉल केल्यानंतर, आयपी कोअर आयपीएक्सप्रेस इंटरफेस किंवा क्लॅरिटी डिझायनर टूलमध्ये उपलब्ध होईल. FIR फिल्टर IP कोरसाठी IPexpress टूल इंटरफेस डायलॉग बॉक्स आकृती 6.1 मध्ये दर्शविला आहे. विशिष्ट आयपी कोर कॉन्फिगरेशन व्युत्पन्न करण्यासाठी, वापरकर्ता निर्दिष्ट करतो: · डिरेक्टरीमध्ये प्रोजेक्ट पाथ पाथ जेथे आयपी व्युत्पन्न केला जातो files स्थित असेल. · File व्युत्पन्न केलेल्या आयपी कोर आणि संबंधित फोल्डर्सना दिलेले नाव वापरकर्ता नाव आणि files · (डायमंड) मॉड्यूल आउटपुट व्हेरिलॉग किंवा VHDL. · डिव्हाइस फॅमिली डिव्हाइस फॅमिली ज्यावर IP लक्ष्य करायचा आहे (जसे की LatticeXP2, LatticeECP3, आणि इतर). फक्त
विशिष्ट IP कोरला समर्थन देणारी कुटुंबे सूचीबद्ध आहेत. · निवडलेल्या उपकरण कुटुंबातील भागाचे नाव विशिष्ट लक्ष्यित भाग.

आकृती 6.1. IPexpress डायलॉग बॉक्स

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
लक्षात ठेवा की जर विद्यमान प्रोजेक्टमधून IPexpress टूल कॉल केले असेल तर, प्रोजेक्ट पथ, मॉड्यूल आउटपुट, डिव्हाइस फॅमिली आणि पार्टचे नाव निर्दिष्ट प्रोजेक्ट पॅरामीटर्सवर डीफॉल्ट असेल. अधिक माहितीसाठी IPexpress टूल ऑनलाइन मदत पहा. सानुकूल कॉन्फिगरेशन तयार करण्यासाठी, आकृती 6.2 मध्ये दर्शविल्याप्रमाणे, FIR फिल्टर IP कोर कॉन्फिगरेशन इंटरफेस प्रदर्शित करण्यासाठी वापरकर्ता IPexpress टूल डायलॉग बॉक्समधील कस्टमाइझ बटणावर क्लिक करतो. या डायलॉग बॉक्समधून, वापरकर्ता त्यांच्या ऍप्लिकेशनसाठी विशिष्ट आयपी पॅरामीटर पर्याय निवडू शकतो. FIR वर अधिक माहितीसाठी पॅरामीटर सेटिंग्ज पहा Filer IP कोर पॅरामीटर सेटिंग्ज.

आकृती 6.2. कॉन्फिगरेशन डायलॉग बॉक्स
FIR फिल्टर IP कोरसाठी क्लॅरिटी डिझायनर टूल इंटरफेस डायलॉग बॉक्स आकृती 6.3 मध्ये दर्शविला आहे. · नवीन क्लॅरिटी डिझाइन तयार करा नवीन क्लॅरिटी डिझाईन प्रोजेक्ट डिरेक्टरी तयार करणे निवडा ज्यामध्ये FIR IP कोर असेल
व्युत्पन्न · डिझाइन स्थान स्पष्टता डिझाइन प्रकल्प निर्देशिका पथ. · डिझाइनचे नाव स्पष्टता डिझाइन प्रकल्पाचे नाव. · एचडीएल आउटपुट हार्डवेअर वर्णन भाषा आउटपुट स्वरूप (व्हेरिलॉग किंवा व्हीएचडीएल). · क्लॅरिटी डिझाइन उघडा विद्यमान क्लॅरिटी डिझाइन प्रकल्प उघडा. · डिझाइन File विद्यमान स्पष्टता डिझाइन प्रकल्पाचे नाव file .sbx विस्तारासह.

आकृती 6.3. क्लॅरिटी डिझायनर टूल डायलॉग बॉक्स

28 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
क्लॅरिटी डिझायनर कॅटलॉग टॅब आकृती 6.4 मध्ये दर्शविला आहे. FIR IP कोर कॉन्फिगरेशन व्युत्पन्न करण्यासाठी, कॅटलॉग टॅबमधील IP नावावर डबल-क्लिक करा.

आकृती 6.4. स्पष्टता डिझायनर कॅटलॉग टॅब
आकृती 6.5 मध्ये दर्शविलेल्या Fir Filter डायलॉग बॉक्समध्ये, खालील नमूद करा: · उदाहरणाचे नाव FIR IP कोरचे उदाहरण मॉड्यूल नाव.

आकृती 6.5. Fir फिल्टर डायलॉग बॉक्स
लक्षात ठेवा की जर क्लॅरिटी डिझायनर टूल विद्यमान प्रोजेक्टमधून कॉल केले असेल तर, डिझाईन लोकेशन, डिव्हाइस फॅमिली आणि पार्ट नेम हे निर्दिष्ट प्रोजेक्ट पॅरामीटर्ससाठी डीफॉल्ट असेल. अधिक माहितीसाठी क्लॅरिटी डिझायनर टूल ऑनलाइन मदत पहा. सानुकूल कॉन्फिगरेशन तयार करण्यासाठी, आकृती 6.6 मध्ये दर्शविल्याप्रमाणे, FIR IP कोर कॉन्फिगरेशन इंटरफेस प्रदर्शित करण्यासाठी क्लॅरिटी डिझायनर टूल डायलॉग बॉक्समधील कस्टमाइझ बटणावर क्लिक करा. या डायलॉग बॉक्समधून, वापरकर्ता त्यांच्या ऍप्लिकेशनसाठी विशिष्ट आयपी पॅरामीटर पर्याय निवडू शकतो. FIR पॅरामीटर सेटिंग्जवर अधिक माहितीसाठी पॅरामीटर सेटिंग्जचा संदर्भ घ्या.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

आकृती 6.6. आयपी कॉन्फिगरेशन इंटरफेस

30 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
६.३. IPexpress-निर्मित Files आणि टॉप लेव्हल डिरेक्टरी स्ट्रक्चर
जेव्हा वापरकर्ता जनरेट बटणावर क्लिक करतो, तेव्हा IP कोर आणि सपोर्टिंग files निर्दिष्ट प्रोजेक्ट पथ निर्देशिकेत व्युत्पन्न केले जातात. व्युत्पन्न केलेल्या निर्देशिकेची रचना files आकृती 6.7 मध्ये दाखवले आहे.

आकृती 6.7. एफआयआर फिल्टर आयपी कोर व्युत्पन्न निर्देशिका संरचना

IPexpress टूलसह तयार केलेल्या IP साठी डिझाइन प्रवाह संश्लेषणासाठी पोस्ट-सिंथेसाइज्ड मॉड्यूल (NGO) आणि सिम्युलेशनसाठी संरक्षित मॉडेल वापरते. आयपीएक्सप्रेस टूल जनरेशन दरम्यान पोस्ट-सिंथेसाइज्ड मॉड्यूल सानुकूलित आणि तयार केले जाते.
तक्ता 6.1 कीची सूची प्रदान करते files IPexpress टूलद्वारे तयार केले आहे. निर्माण केलेल्या बहुतेकांची नावे files हे IPexpress टूलमध्ये निर्दिष्ट केलेल्या वापरकर्त्याच्या मॉड्यूल नावानुसार सानुकूलित केले जातात. द fileतक्ता 6.1 मध्ये दर्शविलेले सर्व आहेत fileउच्च-स्तरीय डिझाइनमध्ये एफआयआर फिल्टर आयपी कोर लागू करणे आणि सत्यापित करणे आवश्यक आहे.

तक्ता 6.1. File यादी File

वर्णन

_inst.v

या file IP साठी एक उदाहरण टेम्पलेट प्रदान करते.

.वि

या file सिम्युलेशनसाठी एफआयआर कोरसाठी रॅपर प्रदान करते.

_beh.v

या file एफआयआर कोरसाठी वर्तणूक सिम्युलेशन मॉडेल प्रदान करते.

_bb.v

या file वापरकर्त्याच्या संश्लेषणासाठी संश्लेषण ब्लॅक बॉक्स प्रदान करते.

.ngo

एन.जी.ओ files संश्लेषित IP कोर प्रदान करते.

.lpc .ipx
pmi_*.ngo *.rom

या file IPex-press टूलमधील कोर पुन्हा तयार करण्यासाठी किंवा सुधारण्यासाठी वापरलेले IPexpress टूल पर्याय समाविष्टीत आहे. IPexpress पॅकेज file (फक्त हिरा). सिम्युलेशन, संश्लेषण आणि अंमलबजावणीला समर्थन देण्यासाठी व्युत्पन्न केलेल्या IP कोरच्या सर्व घटकांचे संदर्भ असलेले हे कंटेनर आहे. आयपी कोर हे आयात करून वापरकर्त्याच्या डिझाइनमध्ये समाविष्ट केले जाऊ शकते file संबंधित डायमंड प्रकल्पासाठी.
एक किंवा अधिक files आयपी कोरमध्ये वापरल्या जाणाऱ्या संश्लेषित मेमरी मॉड्यूलची अंमलबजावणी करत आहे.
या file फिल्टर गुणांक मेमरी इनिशिएलायझेशन डेटा प्रदान करते.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

खालील अतिरिक्त fileआयपी कोअर जनरेशन स्टेटस माहिती प्रदान करणे हे प्रोजेक्ट पाथ डिरेक्टरीमध्ये देखील व्युत्पन्न केले जाते: · _generate.tcl एक TCL स्क्रिप्ट जी कमांड लाइनवरून IP पुन्हा निर्माण करू शकते. · _generate.log संश्लेषण आणि नकाशा लॉग file. · _gen.log IPexpress IP जनरेशन लॉग file.
६.४. कोर इन्स्टंट करणे
व्युत्पन्न केलेल्या एफआयआर फिल्टर आयपी कोर पॅकेजमध्ये ब्लॅक-बॉक्स समाविष्ट आहे ( _bb.v) आणि उदाहरण ( _inst.v) टेम्पलेट्स ज्याचा वापर उच्च-स्तरीय डिझाइनमध्ये कोर इन्स्टंट करण्यासाठी केला जाऊ शकतो. माजीample RTL उच्च-स्तरीय संदर्भ स्रोत file जे आयपी कोरसाठी इन्स्टंटिएशन टेम्प्लेट म्हणून वापरले जाऊ शकते मध्ये प्रदान केले आहे fir_eval srcrtltop. तुम्ही हा टॉप-लेव्हल संदर्भ त्यांच्या संपूर्ण डिझाइनसाठी टॉप-लेव्हलसाठी प्रारंभिक टेम्पलेट म्हणून देखील वापरू शकता. क्लॅरिटी डिझायनर टूलसह आयपी कोर रीजनरेट करून, तुम्ही विद्यमान आयपी उदाहरणासाठी विशिष्ट पर्यायांपैकी कोणतेही बदल करू शकता. क्लॅरिटी डिझायनर टूलसह आयपी कोर पुन्हा तयार करून, तुम्ही विद्यमान LPC/IPX कॉन्फिगरेशनसह नवीन IP उदाहरण तयार करू शकता (आणि आवश्यक असल्यास सुधारित करू शकता). file.
६.५. कार्यात्मक सिम्युलेशन चालू आहे
Aldec Active-HDL (Verilog आणि VHDL) सिम्युलेटर, Mentor ग्राफिक्स मॉडेलसिम सिम्युलेटरसाठी FIR फिल्टर IP कोरसाठी सिम्युलेशन समर्थन प्रदान केले आहे. फंक्शनल सिम्युलेशनमध्ये FIR फिल्टर IP कोरचे कॉन्फिगरेशन-विशिष्ट वर्तन मॉडेल समाविष्ट आहे. चाचणी खंडपीठ गाभ्याला उत्तेजन देते आणि गाभ्यापासून आउटपुटचे निरीक्षण करते. व्युत्पन्न केलेल्या IP कोर पॅकेजमध्ये कॉन्फिगरेशन-विशिष्ट वर्तन मॉडेल समाविष्ट आहे ( _beh.v) प्रोजेक्ट पाथ रूट डिरेक्टरीमध्ये फंक्शनल सिम्युलेशनसाठी. मॉडेलसिम मूल्यमापन सिम्युलेशनला सपोर्ट करणाऱ्या सिम्युलेशन स्क्रिप्टमध्ये प्रदान केले आहे fir_eval simmodelsimscripts. Aldec मूल्यमापन सिम्युलेशनला सपोर्ट करणारी सिम्युलेशन स्क्रिप्ट यामध्ये दिली आहे fir_eval simaldecscripts. मॉडेल्सिम आणि एल्डेक सिम्युलेशन दोन्ही चाचणी बेंचद्वारे समर्थित आहे fileमध्ये प्रदान केले आहे fir_evaltestbench. सिम्युलेशनसाठी आवश्यक मॉडेल्स संबंधित मॉडेल फोल्डरमध्ये प्रदान केले आहेत. Aldec मूल्यांकन सिम्युलेशन चालविण्यासाठी: 1. सक्रिय-HDL उघडा. 2. टूल्स टॅब अंतर्गत, मॅक्रो चालवा निवडा. 3. फोल्डर ब्राउझ करा fir_eval simaldecscripts आणि दाखवलेल्या डू स्क्रिप्टपैकी एक कार्यान्वित करा. मॉडेलसिम मूल्यांकन सिम्युलेशन चालविण्यासाठी: 1. मॉडेलसिम उघडा. 2. अंतर्गत File टॅबवर, डिरेक्टरी बदला निवडा आणि फोल्डर निवडा
fir_eval simmodelsimscripts. 3. टूल्स टॅब अंतर्गत, एक्झिक्युट मॅक्रो निवडा आणि दाखवलेली मॉडेलसिम डू स्क्रिप्ट कार्यान्वित करा. टीप: जेव्हा सिम्युलेशन पूर्ण होते, तेव्हा एक पॉप-अप विंडो दिसते जी विचारते की तुम्हाला खात्री आहे की तुम्ही पूर्ण करू इच्छिता? परिणामांचे विश्लेषण करण्यासाठी नाही निवडा. होय निवडल्याने मॉडेलसिम बंद होते.
६.६. उच्च-स्तरीय डिझाइनमध्ये कोरचे संश्लेषण आणि अंमलबजावणी करणे
एफआयआर फिल्टर आयपी कोर स्वतः संश्लेषित केला जातो आणि एनजीओ फॉरमॅटमध्ये प्रदान केला जातो जेव्हा कोर IPexpress द्वारे तयार केला जातो. तुम्ही तुमच्या टॉप-लेव्हलमध्ये कोर इन्स्टंट करून तुमच्या स्वतःच्या टॉप-लेव्हल डिझाइनमध्ये कोर एकत्र करू शकता file कोर इन्स्टंटिएटिंग मध्ये वर्णन केल्याप्रमाणे आणि नंतर सिन्प्लिफाई किंवा प्रिसिजन आरटीएल सिंथेसिससह संपूर्ण डिझाइनचे संश्लेषण करणे. खालील मजकूर Windows प्लॅटफॉर्मसाठी मूल्यांकन अंमलबजावणी प्रवाहाचे वर्णन करतो. Linux आणि UNIX प्लॅटफॉर्मसाठी प्रवाहाचे वर्णन Readme मध्ये केले आहे file आयपी कोर सह समाविष्ट. वरच्या स्तरावर file _top.v मध्ये प्रदान केले आहे fir_eval srcrtltop. संदर्भ डिझाइनची पुश-बटण अंमलबजावणी प्रकल्पाद्वारे समर्थित आहे file .ldf मध्ये स्थित आहे fir_eval implsynplify. हा प्रकल्प वापरण्यासाठी file डायमंड मध्ये:

32 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

1. निवडा File > उघडा > प्रकल्प. 2. वर ब्राउझ करा fir_eval ओपन प्रोजेक्ट डायलॉग बॉक्समध्ये implsynplify. 3. निवडा आणि उघडा _.ldf. या टप्प्यावर, सर्व fileउच्च-स्तरीय संश्लेषणास समर्थन देण्यासाठी आवश्यक आहे आणि
अंमलबजावणी प्रकल्प आयात केली जाईल. 4. डावीकडील इंटरफेस विंडोमध्ये प्रक्रिया टॅब निवडा. 5. मानक डायमंड इंटरफेस प्रवाहाद्वारे संपूर्ण डिझाइनची अंमलबजावणी करा.
६.७. हार्डवेअर मूल्यांकन
एफआयआर फिल्टर आयपी कोअर लॅटिसच्या आयपी हार्डवेअर मूल्यमापन क्षमतेला सपोर्ट करतो, ज्यामुळे आयपी परवाना खरेदी न करता मर्यादित कालावधीसाठी (अंदाजे चार तास) हार्डवेअरमध्ये ऑपरेट करणाऱ्या IP कोरच्या आवृत्त्या तयार करणे शक्य होते. हे वापरकर्ता-परिभाषित डिझाइनमधील हार्डवेअरमधील कोरचे मूल्यांकन करण्यासाठी देखील वापरले जाऊ शकते. डायमंड प्रोजेक्ट नेव्हिगेटरमधील बिल्ड डेटाबेस सेटअपच्या गुणधर्म मेनूमध्ये हार्डवेअर मूल्यमापन क्षमता सक्षम/अक्षम केली जाऊ शकते.
६.७.१. डायमंडमध्ये हार्डवेअर मूल्यांकन सक्षम करणे
डायमंडमध्ये हार्डवेअर मूल्यमापन सक्षम करण्यासाठी, प्रकल्प > सक्रिय धोरण > भाषांतर डिझाइन सेटिंग्ज निवडा. स्ट्रॅटेजी डायलॉग बॉक्समध्ये हार्डवेअर मूल्यमापन क्षमता सक्षम/अक्षम केली जाऊ शकते. हे डीफॉल्टनुसार सक्षम केलेले आहे.

६.८. IP कोर अद्यतनित करणे/पुन्हा निर्माण करणे
IPexpress टूलसह IP कोर पुनर्जन्म करून, आपण त्याच्या कोणत्याही सेटिंग्जमध्ये सुधारणा करू शकता: डिव्हाइस प्रकार, डिझाइन एंट्री पद्धत आणि IP कोरसाठी विशिष्ट पर्यायांपैकी कोणतेही. विद्यमान आयपी कोर सुधारण्यासाठी किंवा नवीन परंतु समान तयार करण्यासाठी रीजनरेटिंग केले जाऊ शकते.

६.८.१. डायमंडमध्ये आयपी कोर पुन्हा निर्माण करणे
डायमंडमध्ये आयपी कोर पुन्हा निर्माण करण्यासाठी:
1. IPexpress मध्ये, Regenerate बटणावर क्लिक करा. 2. पुनर्जन्म मध्ये view IPexpress च्या, IPX स्त्रोत निवडा file तुम्ही रीजनरेट करू इच्छित असलेले मॉड्यूल किंवा IP. 3. IPexpress स्त्रोत बॉक्समध्ये मॉड्यूल किंवा IP साठी वर्तमान सेटिंग्ज दर्शविते. लक्ष्यात तुमची नवीन सेटिंग्ज करा
बॉक्स 4. जर तुम्हाला नवीन संच तयार करायचा असेल files नवीन ठिकाणी, IPX लक्ष्यात नवीन स्थान सेट करा File बॉक्स पाया
च्या file नाव सर्व नवीन आधार असेल file नावे IPX लक्ष्य File .ipx विस्ताराने समाप्त होणे आवश्यक आहे. 5. रीजनरेट वर क्लिक करा. मॉड्यूलचा डायलॉग बॉक्स उघडतो जो वर्तमान पर्याय सेटिंग्ज दर्शवितो. 6. मॉड्यूल डायलॉग बॉक्समध्ये, इच्छित पर्याय निवडा.
पर्यायांबद्दल अधिक माहितीसाठी, मदत वर क्लिक करा. तसेच, तांत्रिक नोट्स आणि वापरकर्ता मार्गदर्शकांच्या लिंकसाठी IPexpress मधील बद्दल टॅब तपासा. आयपी अतिरिक्त माहितीसह येऊ शकतो.
पर्याय बदलत असताना, मॉड्यूलची योजनाबद्ध आकृती I/O आणि मॉड्युलला आवश्यक असलेले उपकरण संसाधने दर्शविण्यासाठी बदलते.
7. तुमच्या प्रोजेक्टमध्ये मॉड्यूल आयात करण्यासाठी, ते आधीपासून नसल्यास, डायमंड प्रोजेक्टवर आयपीएक्स आयात करा (स्टँड-अलोन मोडमध्ये उपलब्ध नाही) निवडा.
8. व्युत्पन्न करा क्लिक करा. 9. चेतावणी आणि त्रुटी संदेश तपासण्यासाठी जनरेट लॉग टॅब तपासा. 10. बंद करा वर क्लिक करा. IPexpress पॅकेज file डायमंडद्वारे समर्थित (.ipx) सिम्युलेशन, संश्लेषण आणि अंमलबजावणीला समर्थन देण्यासाठी आवश्यक व्युत्पन्न केलेल्या IP कोरच्या सर्व घटकांचे संदर्भ धारण करते. .ipx आयात करून वापरकर्त्याच्या डिझाइनमध्ये IP कोर समाविष्ट केला जाऊ शकतो file संबंधित डायमंड प्रकल्पासाठी. डिझाईन प्रोजेक्टमध्ये आधीपासून असलेल्या मॉड्यूल किंवा IP च्या पर्याय सेटिंग्ज बदलण्यासाठी, मॉड्यूलच्या .ipx वर डबल-क्लिक करा. file मध्ये File यादी view. हे IPexpress उघडेल आणि वर्तमान पर्याय सेटिंग्ज दर्शविणारा मॉड्यूलचा डायलॉग बॉक्स उघडेल. नंतर वरील चरण 6 वर जा.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
६.९. क्लॅरिटी डिझायनर टूलमध्ये आयपी कोर पुन्हा निर्माण करणे
क्लॅरिटी डिझायनरमध्ये आयपी कोर रीजनरेट करण्यासाठी: 1. क्लॅरिटी डिझायनर बिल्डर टॅबमध्ये, विद्यमान आयपी उदाहरणावर उजवे-क्लिक करा आणि कॉन्फिग निवडा. 2. मॉड्यूल डायलॉग बॉक्समध्ये, इच्छित पर्याय निवडा.
पर्यायांबद्दल अधिक माहितीसाठी, मदत वर क्लिक करा. तांत्रिक नोट्स आणि वापरकर्ता मार्गदर्शकांच्या लिंकसाठी तुम्ही क्लॅरिटी डिझायनर विंडोमधील बद्दल टॅबवर देखील क्लिक करू शकता. आयपी अतिरिक्त माहितीसह येऊ शकतो. पर्याय बदलत असताना, मॉड्यूलची योजनाबद्ध आकृती I/O आणि मॉड्युलला आवश्यक असलेले उपकरण संसाधने दर्शविण्यासाठी बदलते. 3. कॉन्फिगर क्लिक करा.
6.10.क्लॅरिटी डिझायनर टूलमध्ये आयपी कोर पुन्हा तयार करणे
क्लॅरिटी डिझायनरमध्ये आयपी कोर पुन्हा तयार करण्यासाठी: 1. क्लॅरिटी डिझायनरमध्ये कॅटलॉग टॅबवर क्लिक करा. 2. आयात आयपी टॅबवर क्लिक करा (च्या तळाशी view). 3. ब्राउझ वर क्लिक करा. 4. ओपन IPX मध्ये File डायलॉग बॉक्स, .ipx किंवा .lpc वर ब्राउझ करा file मॉड्यूलचे. .ipx उपलब्ध असल्यास वापरा. 5. उघडा क्लिक करा. 6. लक्ष्य उदाहरणासाठी नाव टाइप करा. लक्षात ठेवा की हे उदाहरण नाव विद्यमान क्लॅरिटी डिझायनर प्रकल्पातील विद्यमान 7. IP उदाहरणांपैकी कोणत्याही सारखे नसावे. 8. आयात क्लिक करा. मॉड्यूलचा डायलॉग बॉक्स उघडतो. 9. डायलॉग बॉक्समध्ये, इच्छित पर्याय निवडा.
पर्यायांबद्दल अधिक माहितीसाठी, मदत वर क्लिक करा. तांत्रिक नोट्स आणि वापरकर्ता मार्गदर्शकांच्या लिंकसाठी तुम्ही क्लॅरिटी डिझायनर विंडोमध्ये बद्दल टॅब देखील तपासू शकता. आयपी अतिरिक्त माहितीसह येऊ शकतो. जसे जसे पर्याय बदलतात, मॉड्युलला आवश्यक असलेले पोर्ट आणि डिव्हाइस संसाधने दर्शविण्यासाठी मॉड्यूलचा योजनाबद्ध आकृती बदलतो. 10. कॉन्फिगर क्लिक करा.

34 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

संदर्भ
· LatticeXP2TM फॅमिली डेटा शीट (DS1009) · LatticeECP3TM फॅमिली डेटा शीट (DS1021) · ECP5TM आणि ECP5-5GTM फॅमिली डेटा शीट (FPGA-DS-12012)

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक
तांत्रिक सहाय्य सहाय्य
www.latticesemi.com/techsupport द्वारे तांत्रिक समर्थन प्रकरण सबमिट करा.

36 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

परिशिष्ट A. संसाधनाचा वापर
हे परिशिष्ट FIR IP कोर वापरून लॅटिस FPGA साठी संसाधन वापर माहिती प्रदान करते. या प्रकरणामध्ये दर्शविलेले IP कॉन्फिगरेशन IPexpress सॉफ्टवेअर टूल आणि क्लॅरिटी डिझायनर टूल वापरून व्युत्पन्न केले आहे. IPexpress आणि क्लॅरिटी डिझायनर ही लॅटिस आयपी कॉन्फिगरेशन युटिलिटी आहे आणि डायमंड डिझाइन टूलचे मानक वैशिष्ट्य म्हणून समाविष्ट केले आहे. IPexpress आणि Clarity Designer च्या वापरासंबंधी तपशील IPexpress, Clarity Designer आणि Diamond Help Systems मध्ये आढळू शकतात. डायमंड डिझाइन टूलबद्दल अधिक माहितीसाठी, जाळीला भेट द्या web येथे साइट: www.latticesemi.com/software.

LatticeECP3 उपकरणे

तक्ता A.1. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LatticeECP3)*

IPexpress वापरकर्ता-कॉन्फिगरेबल मोड 4 चॅनेल, 64 टॅप्स, मल्टीप्लायर मल्टीप्लेक्सिंग 64

काप 134

LUTs 254

नोंदणी 222

डीएसपी स्लाइस 4

sysMEM EBRs
2

fMAX (MHz) 227

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 1

155

148

207

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 4

260

238

482

153

*टीप: Lattice Diamond 3 आणि Synplify Pro D-150L बीटा सॉफ्टवेअर वापरून LFE6-672EA-3.10.2FN2013.09C डिव्हाइसला लक्ष्य करून कार्यप्रदर्शन आणि उपयोग वैशिष्ट्ये व्युत्पन्न केली जातात. LatticeECP3 कुटुंबातील भिन्न घनता, गती किंवा ग्रेडमध्ये किंवा वेगळ्या सॉफ्टवेअर आवृत्तीमध्ये हा IP कोर वापरताना कार्यप्रदर्शन बदलू शकते.

ऑर्डरिंग भाग क्रमांक

LatticeECP3 उपकरणांना लक्ष्य करणाऱ्या FIR फिल्टर IP कोरसाठी ऑर्डरिंग पार्ट नंबर (OPN) FIR-COMP-E3-U4 आहे.

LatticeXP2 उपकरणे

तक्ता A.2. कार्यप्रदर्शन आणि संसाधन वापर (LatticeXP2)*

काप 105

LUTs 204

नोंदणी 165

18×18 गुणक
1

sysMEM EBRs
1

fMAX (MHz) 197

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 1

211

418

372

189

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 4

159

272

304

207

*टीप: लॅटीस डायमंड 2 आणि Synplify Pro D-40L बीटा सॉफ्टवेअर वापरून LFXP7-672E-3.10.2F2013.09C डिव्हाइसला लक्ष्य करून कार्यप्रदर्शन आणि उपयोग वैशिष्ट्ये व्युत्पन्न केली जातात. LatticeXP2 कुटुंबातील भिन्न घनता, गती किंवा ग्रेडमध्ये किंवा वेगळ्या सॉफ्टवेअर आवृत्तीमध्ये हा IP कोर वापरताना कार्यप्रदर्शन बदलू शकते.

ऑर्डरिंग भाग क्रमांक

LatticeXP2 उपकरणांना लक्ष्य करणाऱ्या FIR फिल्टर IP कोअरसाठी ऑर्डरिंग पार्ट नंबर (OPN) FIR-COMP-X2-U4 आहे.

ECP5 उपकरणे

तक्ता A.3. कार्यप्रदर्शन आणि संसाधन वापर (LFE5U)*

स्पष्टता वापरकर्ता-कॉन्फिगर करण्यायोग्य मोड 4 चॅनेल, 64 टॅप, गुणक मल्टिप्लेक्सिंग 64

काप 129

LUTs 248

नोंदणी करतो

डीएसपी स्लाइस

sysMEM EBRs

222

fMAX (MHz)
211

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 1

151

148

264

1 चॅनेल, 32 टॅप, गुणक मल्टिप्लेक्सिंग 4

260

239

482

177

*टीप: Lattice Diamond 5 आणि Synplify Pro F-85L बीटा सॉफ्टवेअर वापरून LFE8UM-756F-3.10.2MG2013.09I ला लक्ष्य करून कार्यप्रदर्शन आणि उपयोग वैशिष्ट्ये व्युत्पन्न केली जातात. हा IP कोर वेगळ्या घनतेमध्ये, वेगात किंवा ECP5 डिव्हाइस कुटुंबामध्ये किंवा वेगळ्या सॉफ्टवेअर आवृत्तीमध्ये वापरताना, कार्यप्रदर्शन भिन्न असू शकते.

ऑर्डरिंग भाग क्रमांक

ECP5 उपकरणांना लक्ष्य करणाऱ्या FIR फिल्टर IP कोरसाठी ऑर्डरिंग पार्ट नंबर (OPN) FIR- COMP-E5-U आहे.

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

पुनरावृत्ती इतिहास
पुनरावृत्ती 1.6, जून 2021 विभाग कार्यात्मक वर्णन

रीलोड करण्यायोग्य गुणांक विभागात सारांश अद्यतनित सामग्री बदला.

पुनरावृत्ती 1.5, जून 2018 विभाग सर्व परिचय द्रुत तथ्ये वैशिष्ट्ये कार्यात्मक वर्णन
पॅरामीटर सेटिंग्ज
आयपी कोर निर्मिती आणि मूल्यांकन
परिशिष्ट A. संसाधनाचा वापर तांत्रिक समर्थन सहाय्य

सारांश बदला
· IPUG79 वरून FPGA-IPUG-02043 असा दस्तऐवज क्रमांक बदलला.
· अद्यतनित सामग्री.
· द्रुत तथ्य सारण्यांसाठी सामान्य अद्यतन.
· ओळ काढली, “ECP5 मध्ये, हाय-स्पीडला सपोर्ट करा. कमी गतीसाठी, हाफ-बँड फिल्टरसाठी समर्थन.
· अद्यतनित आकृती 4.1. एफआयआर फिल्टर आयपी कोरसाठी टॉप-लेव्हल इंटरफेस. · एफआयआर फिल्टर आर्किटेक्चरमध्ये समीकरण अद्यतनित केले. · अद्यतनित आकृती 4.7 मथळा. · अद्यतनित गुणांक तपशील विभाग. · सिग्नल वर्णन विभागात अपडेटेड तक्ता 4.2. · एफआयआर फिल्टर आयपी कोर विभागासह इंटरफेसिंग अपडेट केले. टायमिंग स्पेसिफिकेशन्स विभागात जाळी ECP3 आणि ECP5 जोडले.
· अद्यतनित तक्ता 5.1. एफआयआर फिल्टर आयपी कोरसाठी पॅरामीटर तपशील. · अद्यतनित आकृती 5.1. एफआयआर फिल्टर आयपी कोर इंटरफेसचा आर्किटेक्चर टॅब. · अद्यतनित तक्ता 5.2. आर्किटेक्चर टॅब. · अद्यतनित तक्ता 5.4. अंमलबजावणी टॅब. जोडले संश्लेषण पर्याय वर्णन.
· अद्यतनित आकृती 6.1. IPexpress डायलॉग बॉक्स. · अद्यतनित आकृती 6.2. कॉन्फिगरेशन डायलॉग बॉक्स. · अद्यतनित आकृती 6.3. क्लॅरिटी डिझायनर टूल डायलॉग बॉक्स. · अद्यतनित आकृती 6.4. स्पष्टता डिझायनर कॅटलॉग टॅब. · अद्यतनित आकृती 6.5. Fir फिल्टर डायलॉग बॉक्स. · अद्यतनित आकृती 6.6. आयपी कॉन्फिगरेशन इंटरफेस. · अद्यतनित आकृती 6.7. एफआयआर फिल्टर आयपी कोर व्युत्पन्न निर्देशिका संरचना.
· अद्यतनित तक्ता A.1. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LatticeECP3)*. · अद्यतनित तक्ता A.2. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LatticeXP2)*. · अद्यतनित तक्ता A.3. परफॉर्मन्स आणि रिसोर्स युटिलायझेशन (LFE5U)*.
· सामान्य अद्यतन.

पुनरावृत्ती 1.4, मे 2018 विभाग सर्व

सारांश बदला
· ECP5 FPGA कुटुंबासाठी समर्थन जोडले. · नवीन कॉर्पोरेट लोगोसह अद्यतनित केलेला दस्तऐवज. · अद्ययावत तांत्रिक समर्थन माहिती.

पुनरावृत्ती 1.3, मे 2011 विभाग सर्व

बदला सारांश · एकाधिक DSP पंक्तींमध्ये गुणकांसाठी समर्थन जोडले. · LatticeECP3 उपकरणांमध्ये विशिष्ट कॉन्फिगरेशनसाठी इंटरफेस वेळ बदलला.

38 Arrow.com वरून डाउनलोड केले.

FPGA-IPUG-02043-1.6

पुनरावृत्ती 1.2, जून 2010 विभाग सर्व
जलद तथ्ये आयपी कोर निर्मिती आणि मूल्यमापन

सारांश बदला · संपूर्ण डायमंड सॉफ्टवेअरसाठी समर्थन जोडले. · प्रकरणांमध्ये दस्तऐवज विभागले. सामग्री सारणी जोडली. · द्रुत तथ्य सारण्या जोडल्या. · नवीन सामग्री जोडली.

पुनरावृत्ती 1.1, एप्रिल 2009 विभाग सर्व

बदला सारांश · LatticeECP3 FPGA कुटुंबासाठी समर्थन जोडले. · ispLEVER 7.2 SP1 साठी अद्यतनित परिशिष्टे.

पुनरावृत्ती 1.0, सप्टेंबर 2008 विभाग सर्व

सारांश प्रारंभिक प्रकाशन बदला.

एफआयआर फिल्टर आयपी कोर वापरकर्ता मार्गदर्शक

FPGA-IPUG-02043-1.6

Arrow.com वरून डाउनलोड केले.

www.latticesemi.com

कागदपत्रे / संसाधने

लॅटिस एफपीजीए-आयपीयूजी-०२०४३-१.६ एफआयआर फिल्टर आयपी कोर [pdf] वापरकर्ता मार्गदर्शक
FPGA-IPUG-02043-1.6 FIR फिल्टर IP कोर, FPGA-IPUG-02043-1.6, FIR फिल्टर IP कोर, फिल्टर IP कोर, IP कोर, कोर

संदर्भ

वापरकर्ता मॅन्युअल

LATTICE FPGA-IPUG-02043-1.6 FIR फिल्टर IP कोर वापरकर्ता मार्गदर्शक

FPGA-IPUG-02043-1.6 FIR फिल्टर IP कोर

उत्पादन माहिती:

तपशील:

उत्पादन वापर सूचना:

1. परिचय:

2. द्रुत तथ्य:

LatticeXP2 उपकरणे:

LatticeECP3 उपकरणे:

LatticeECP5 उपकरणे:

वारंवार विचारले जाणारे प्रश्न:

प्रश्न: एफआयआर फिल्टर आयपी कोरचा उद्देश काय आहे?

प्रश्न: कोणत्या FPGA कुटुंबांना FIR फिल्टर IP द्वारे समर्थन दिले जाते
कोर?

प्रश्न: कोणती डिझाईन साधने FIR फिल्टर IP शी सुसंगत आहेत
कोर?

प्रश्न: FIR साठी संसाधनाच्या वापराच्या आवश्यकता काय आहेत
LatticeECP5 उपकरणांवर आयपी कोर फिल्टर करायचे?

कागदपत्रे / संसाधने

संदर्भ

एक टिप्पणी द्या

उत्तर रद्द करा

FPGA-IPUG-02043-1.6 FIR फिल्टर IP कोर

उत्पादन माहिती:

तपशील:

उत्पादन वापर सूचना:

1. परिचय:

2. द्रुत तथ्य:

LatticeXP2 उपकरणे:

LatticeECP3 उपकरणे:

LatticeECP5 उपकरणे:

वारंवार विचारले जाणारे प्रश्न:

प्रश्न: एफआयआर फिल्टर आयपी कोरचा उद्देश काय आहे?

प्रश्न: कोणत्या FPGA कुटुंबांना FIR फिल्टर IP द्वारे समर्थन दिले जाते कोर?

प्रश्न: कोणती डिझाईन साधने FIR फिल्टर IP शी सुसंगत आहेत कोर?

प्रश्न: FIR साठी संसाधनाच्या वापराच्या आवश्यकता काय आहेत LatticeECP5 उपकरणांवर आयपी कोर फिल्टर करायचे?

कागदपत्रे / संसाधने

संदर्भ

एक टिप्पणी द्या

उत्तर रद्द करा

प्रश्न: कोणत्या FPGA कुटुंबांना FIR फिल्टर IP द्वारे समर्थन दिले जाते
कोर?

प्रश्न: कोणती डिझाईन साधने FIR फिल्टर IP शी सुसंगत आहेत
कोर?

प्रश्न: FIR साठी संसाधनाच्या वापराच्या आवश्यकता काय आहेत
LatticeECP5 उपकरणांवर आयपी कोर फिल्टर करायचे?