intel OCT FPGA IP

OCT Intel FPGA IP तुम्हाला बाह्य रेझिस्टरच्या संदर्भात I/O डायनॅमिकली कॅलिब्रेट करण्याची परवानगी देतो. OCT IP सिग्नल अखंडता सुधारतो, बोर्डची जागा कमी करतो आणि मेमरी इंटरफेससारख्या बाह्य उपकरणांशी संवाद साधण्यासाठी आवश्यक आहे. OCT IP Intel Stratix® 10, Intel Arria® 10 आणि Intel Cyclone® 10 GX उपकरणांसाठी उपलब्ध आहे. तुम्ही Stratix V, Arria V आणि Cyclone V डिव्हाइसेसवरून डिझाईन्स स्थलांतरित करत असल्यास, तुम्हाला IP स्थलांतरित करणे आवश्यक आहे. अधिक तपशीलांसाठी, संबंधित माहिती पहा.

संबंधित माहिती

• पृष्ठ १३ वर तुमचा ALTOCT IP OCT Intel FPGA IP वर स्थलांतरित करणे
  • तुमचा ALTOCT IP कोर OCT IP कोरमध्ये स्थलांतरित करण्यासाठी पायऱ्या प्रदान करते.
• डायनॅमिक कॅलिब्रेटेड ऑन-चिप टर्मिनेशन (ALTOCT) IP कोर वापरकर्ता मार्गदर्शक
  • ALTOCT IP कोर बद्दल माहिती प्रदान करते.
• इंटेल एफपीजीए आयपी कोरचा परिचय
  • सर्व इंटेल एफपीजीए आयपी कोर बद्दल सामान्य माहिती प्रदान करते, ज्यामध्ये पॅरामीटरायझिंग, जनरेटिंग, अपग्रेडिंग आणि आयपी कोर सिम्युलेटिंग समाविष्ट आहे.
• आवृत्ती-स्वतंत्र आयपी आणि प्लॅटफॉर्म डिझायनर सिम्युलेशन स्क्रिप्ट तयार करणे
  • सिम्युलेशन स्क्रिप्ट तयार करा ज्यांना सॉफ्टवेअर किंवा IP आवृत्ती अपग्रेडसाठी मॅन्युअल अपडेटची आवश्यकता नाही.
• प्रकल्प व्यवस्थापन सर्वोत्तम पद्धती
  • तुमचा प्रकल्प आणि IP च्या कार्यक्षम व्यवस्थापन आणि पोर्टेबिलिटीसाठी मार्गदर्शक तत्त्वे files.
• पृष्ठ 13 वर OCT इंटेल FPGA IP वापरकर्ता मार्गदर्शक संग्रह
  • OCTIntel FPGA IP च्या मागील आवृत्त्यांसाठी वापरकर्ता मार्गदर्शकांची सूची प्रदान करते.

OCT इंटेल FPGA IP वैशिष्ट्ये

OCT IP खालील वैशिष्ट्यांना समर्थन देतो

• 12 ऑन-चिप टर्मिनेशन्स (OCT) ब्लॉक्ससाठी समर्थन
• सर्व I/O पिनवर कॅलिब्रेटेड ऑन-चिप सिरीज टर्मिनेशन (RS) आणि कॅलिब्रेटेड ऑन-चिप समांतर टर्मिनेशन (RT) साठी समर्थन
• 25 Ω आणि 50 Ω ची कॅलिब्रेटेड समाप्ती मूल्ये
• पॉवर-अप आणि वापरकर्ता मोडमध्ये OCT कॅलिब्रेशनसाठी समर्थन

OCT इंटेल FPGA IP ओव्हरview

OCT IP शीर्ष-स्तरीय आकृती

ही आकृती OCT IP चे उच्च-स्तरीय आकृती दर्शवते.

OCT IP घटक

घटक	वर्णन
RZQ पिन	दुहेरी उद्देश पिन. OCT सह वापरल्यास, आवश्यक प्रतिबाधा लागू करण्यासाठी कॅलिब्रेशन कोडची गणना करण्यासाठी पिन बाह्य संदर्भ रोधकाला जोडतो.
OCT ब्लॉक	I/O बफर ब्लॉक्सना कॅलिब्रेशन कोड शब्द व्युत्पन्न आणि पाठवते.
OCT तर्क	OCT ब्लॉकमधून कॅलिब्रेशन कोड शब्द अनुक्रमे प्राप्त करतो आणि बफरला समांतरपणे कॅलिब्रेशन कोड शब्द पाठवतो.

RZQ पिन

प्रत्येक OCT ब्लॉकमध्ये एक RZQ पिन असतो.

• RZQ पिन दुहेरी-उद्देश पिन आहेत. जर पिन OCT ब्लॉकला जोडल्या नसतील, तर तुम्ही नियमित I/O पिन म्हणून पिन वापरू शकता.
• कॅलिब्रेटेड पिनमध्ये समान VCCIO व्हॉल्यूम असणे आवश्यक आहेtage OCT ब्लॉक आणि RZQ पिन म्हणून. समान OCT ब्लॉकला जोडलेल्या कॅलिब्रेटेड पिनमध्ये समान मालिका आणि समांतर समाप्ती मूल्ये असणे आवश्यक आहे.
• OCT ब्लॉकचे स्थान निश्चित करण्यासाठी तुम्ही RZQ पिनवर स्थान मर्यादा लागू करू शकता कारण RZQ पिन फक्त त्याच्या संबंधित OCT ब्लॉकशी कनेक्ट केला जाऊ शकतो.

OCT ब्लॉक

OCT ब्लॉक हा एक घटक आहे जो I/Os बंद करण्यासाठी कॅलिब्रेशन कोड जनरेट करतो. कॅलिब्रेशन दरम्यान, ओसीटी rzqin पोर्टद्वारे बाह्य रेझिस्टरवर दिसणार्‍या प्रतिबाधाशी जुळते. त्यानंतर, OCT ब्लॉक दोन 16-बिट कॅलिब्रेशन कोड शब्द व्युत्पन्न करतो- एक शब्द मालिका समाप्ती कॅलिब्रेट करतो आणि दुसरा शब्द समांतर समाप्ती कॅलिब्रेट करतो. एक समर्पित बस ओसीटी लॉजिकला अनुक्रमे शब्द पाठवते.

OCT तर्कशास्त्र

OCT ब्लॉक कॅलिब्रेशन कोड शब्द ser_data पोर्ट्सद्वारे OCT लॉजिकला अनुक्रमे पाठवतो. एंसर सिग्नल, ट्रिगर झाल्यावर, कॅलिब्रेशन कोड शब्द कोणत्या OCT ब्लॉकमधून वाचायचे ते निर्दिष्ट करते. कॅलिब्रेशन कोड शब्द नंतर सिरियल-टू पॅरलल शिफ्ट लॉजिकमध्ये बफर केले जातात. त्यानंतर, s2pload सिग्नल आपोआप कॅलिब्रेशन कोड शब्द I/O बफर्सच्या समांतर पाठवण्याचा दावा करतो. कॅलिब्रेशन कोड शब्द I/O ब्लॉकमधील ट्रान्झिस्टर सक्रिय किंवा निष्क्रिय करतात, जे प्रतिबाधाशी जुळण्यासाठी मालिका किंवा समांतर प्रतिकारांचे अनुकरण करेल.

ओसीटी लॉजिकचे अंतर्गत

OCT इंटेल FPGA IP कार्यात्मक वर्णन

DDR मेमरी स्पेसिफिकेशन पूर्ण करण्यासाठी, Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX डिव्हाइसेस सिंगल-एंडेड I/O मानकांसाठी ऑन-चिप मालिका टर्मिनेशन (RS OCT) आणि ऑन-चिप समांतर टर्मिनेशन (RT OCT) चे समर्थन करतात. कोणत्याही I/O बँकेवर OCT चे समर्थन केले जाऊ शकते. VCCIO दिलेल्या बँकेतील सर्व I/O साठी सुसंगत असणे आवश्यक आहे. Intel Stratix 10, Intel Arria 10, किंवा Intel Cyclone 10 GX डिव्हाइसमध्ये, प्रत्येक I/O बँकेत एक OCT ब्लॉक असतो. प्रत्येक OCT ब्लॉकला RZQ पिनद्वारे बाह्य 240 Ω संदर्भ रेझिस्टरशी संलग्नता आवश्यक आहे.

RZQ पिन जेथे पिन स्थित आहे त्या I/O बँकेसोबत समान VCCIO पुरवठा शेअर करतो. RZQ पिन हा ड्युअल फंक्शन I/O पिन आहे जो तुम्ही OCT कॅलिब्रेशन वापरत नसल्यास तुम्ही नियमित I/O म्हणून वापरू शकता. जेव्हा तुम्ही OCT कॅलिब्रेशनसाठी RZQ पिन वापरता, तेव्हा RZQ पिन OCT ब्लॉकला बाह्य 240 Ω रेझिस्टरद्वारे जमिनीवर जोडते. खालील आकडे एका I/O स्तंभात (डेझी चेनमध्ये) OCT कसे जोडलेले आहेत हे दर्शविते. OCT कोणत्याही बँकेशी संबंधित I/O कॅलिब्रेट करू शकते, जर बँक त्याच स्तंभात असेल आणि व्हॉल्यूमला पूर्ण करेल.tagई आवश्यकता. स्तंभांमध्ये कोणतेही कनेक्शन नसल्यामुळे, पिन OCT च्या समान I/O स्तंभाशी संबंधित असतील तरच OCT सामायिक केले जाऊ शकते.

OCT बँक ते बँक कनेक्शन

इंटेल क्वार्टस® प्राइम पिन प्लॅनरमधील I/O स्तंभ

ही आकृती माजी आहेampले लेआउट वेगवेगळ्या Intel Stratix 10, Intel Arria 10, किंवा Intel Cyclone 10 GX उपकरणांमध्ये बदलते.

पॉवर-अप मोड इंटरफेस

पॉवर-अप मोडमधील OCT IP मध्ये दोन मुख्य इंटरफेस आहेत

• FPGA RZQ पॅडला OCT ब्लॉकला जोडणारा एक इनपुट इंटरफेस
• दोन 16-बिट शब्द आउटपुट जे I/O बफरशी जोडतात

OCT इंटरफेस

वापरकर्ता मोड OCT

वापरकर्ता मोड OCT पॉवर-अप OCT मोड प्रमाणेच ऑपरेट करतो, वापरकर्ता नियंत्रणक्षमता जोडतो.

FSM सिग्नल

ही आकृती ओसीटी ब्लॉकवर समर्पित वापरकर्ता सिग्नल नियंत्रित करते कोरमधील मर्यादित राज्य मशीन (FSM) दर्शवते. FSM खात्री करते की तुमच्या विनंतीनुसार OCT ब्लॉक कॅलिब्रेट करतो किंवा कंट्रोलिंग कोड शब्द पाठवतो.

फिटर वापरकर्ता-मोड OCT अनुमान लावत नाही. तुम्हाला तुमच्या OCT ब्लॉकने वापरकर्ता मोड OCT वैशिष्ट्य वापरायचे असल्यास, तुम्ही OCT IP जनरेट करणे आवश्यक आहे. तथापि, हार्डवेअर मर्यादांमुळे, तुम्ही तुमच्या डिझाइनमध्ये वापरकर्ता मोड OCT मध्ये फक्त एक OCT IP वापरू शकता.

टीप: एकच OCT IP 12 OCT ब्लॉक्सपर्यंत नियंत्रित करू शकतो.

FSM खालील सिग्नल प्रदान करते

• घड्याळ
• रीसेट
• s2pload
• कॅलिब्रेशन_व्यस्त
• कॅलिब्रेशन_शिफ्ट_व्यस्त
• कॅलिब्रेशन_विनंती

टीप: हे सिग्नल केवळ वापरकर्ता-मोडमध्ये उपलब्ध आहेत आणि पॉवर-अप मोडमध्ये नाहीत.

संबंधित माहिती

OCT इंटेल FPGA IP सिग्नल.
FSM सिग्नलबद्दल अधिक माहिती प्रदान करते.

कोर FSM

FSM प्रवाह

FSM राज्ये

राज्य	वर्णन
निष्क्रिय	जेव्हा तुम्ही कॅलिब्रेशन_रिक्वेस्ट व्हेक्टर सेट करता, तेव्हा FSM IDLE स्थितीवरून CAL स्थितीत हलते. दोन घड्याळ चक्रांसाठी कॅलिब्रेशन_रिक्वेस्ट व्हेक्टर त्याच्या मूल्यावर ठेवा. दोन घड्याळ चक्रांनंतर, FSM मध्ये वेक्टरची एक प्रत असते. कॅलिब्रेशन प्रक्रिया पुन्हा सुरू करणे टाळण्यासाठी तुम्ही वेक्टर रीसेट करणे आवश्यक आहे.
CAL	या स्थितीत, FSM तपासते की कॅलिब्रेशन_रिक्वेस्ट व्हेक्टरमधील कोणते बिट्स आहेत आणि त्यांची सेवा करतात. संबंधित OCT ब्लॉक्स कॅलिब्रेशन प्रक्रिया सुरू करतात जी पूर्ण होण्यासाठी सुमारे 2,000 घड्याळ चक्रे घेतात. कॅलिब्रेशन पूर्ण झाल्यानंतर, कॅलिब्रेशन_बिझी सिग्नल सोडला जातो.
मास्क बिट तपासा	FSM व्हेक्टरमधील प्रत्येक बिट तपासते की बिट सेट आहे की नाही.

राज्य	वर्णन
शिफ्ट मास्क बिट	ही स्थिती 1 ला येईपर्यंत वेक्टरमधील सर्व बिट्सवर लूप करते.
मालिका शिफ्ट	ही स्थिती ओसीटी ब्लॉकमधून टर्मिनेशन लॉजिकला टर्मिनेशन कोड पाठवते. हस्तांतरण पूर्ण करण्यासाठी 32 चक्रे लागतात. प्रत्येक हस्तांतरणानंतर, FSM व्हेक्टरमधील कोणतेही प्रलंबित बिट्स तपासते आणि त्यानुसार त्यांची सेवा करते.
प्रलंबित बिट अद्यतनित करा	प्रलंबित रजिस्टरमध्ये OCT Intel FPGA IP मधील प्रत्येक OCT ब्लॉकशी संबंधित बिट असतात. हे राज्य सर्व्हिस केलेली विनंती रीसेट करून प्रलंबित नोंदणी अद्यतनित करते.
झाले	जेव्हा calibration_shift_busy सिग्नल बंद केला जातो, तेव्हा तुम्ही नवीन टर्मिनेशन कोड बफरमध्ये हस्तांतरित करण्यासाठी s2pload आपोआप अॅसर्ट करू शकता. s2pload सिग्नल किमान 25 ns साठी दावा करतो. हार्डवेअर मर्यादांमुळे, तुम्ही सर्व बिट्स येईपर्यंत दुसर्‍या कॅलिब्रेशनची विनंती करू शकत नाही calibration_shift_busy वेक्टर कमी आहेत.

OCT इंटेल एफपीजीए आयपी डिझाइन उदाample

OCT IP एक डिझाईन तयार करू शकतोample जे IP साठी निवडलेल्या समान कॉन्फिगरेशनशी जुळते. डिझाइन माजीample एक साधी रचना आहे जी कोणत्याही विशिष्ट अनुप्रयोगास लक्ष्य करत नाही. आपण डिझाइन माजी वापरू शकताample आयपी कसे इन्स्टंट करायचे याचा संदर्भ म्हणून. डिझाइन तयार करण्यासाठी उदाample files, जनरेट एक्स चालू कराampIP जनरेशन दरम्यान जनरेशन डायलॉग बॉक्समध्ये le डिझाइन पर्याय.

टीप: OCT IP VHDL निर्मितीला समर्थन देत नाही.

• सॉफ्टवेअर व्युत्पन्न करते _उदाample_design निर्देशिका IP सह, कुठे तुमच्या IP चे नाव आहे.
• द _उदाample_design निर्देशिकेत make_qii_design.tcl स्क्रिप्ट आहेत.
• .qsys files डिझाइनच्या दरम्यान अंतर्गत वापरासाठी आहेतampफक्त पिढी. तुम्ही संपादित करू शकत नाही files.

इंटेल क्वार्टस® प्राइम डिझाईन एक्सample

make_qii_design.tcl स्क्रिप्ट एक संश्लेषित करण्यायोग्य डिझाइन तयार करतेampइंटेल क्वार्टस® प्राइम प्रोजेक्टसह, संकलनासाठी तयार आहे. एक संश्लेषित डिझाइन तयार करण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा.

1. डिझाइनसह आयपी तयार केल्यानंतर माजीample files, कमांड प्रॉम्प्टवर खालील स्क्रिप्ट चालवा: quartus_sh -t make_qii_design.tcl.
2. तुम्हाला वापरण्यासाठी अचूक डिव्हाइस निर्दिष्ट करायचे असल्यास, खालील आदेश वापरा: quartus_sh -t make_qii_design.tcl .

स्क्रिप्ट एक qii निर्देशिका तयार करते ज्यामध्ये ed_synth.qpf प्रकल्प आहे file. तुम्ही हा प्रकल्प इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये उघडून संकलित करू शकता.

OCT इंटेल FPGA IP संदर्भ

OCT इंटेल FPGA IP पॅरामीटर सेटिंग्ज

OCT IP पॅरामीटर्स

नाव	मूल्य	वर्णन
OCT ब्लॉक्सची संख्या	०.०६७ ते ०.२१३	व्युत्पन्न करायच्या OCT ब्लॉक्सची संख्या निर्दिष्ट करते. डीफॉल्ट मूल्य आहे 1.
बॅकवर्ड-सुसंगत पोर्ट नावे वापरा	On बंद	ALTOCT IP शी सुसंगत लेगसी उच्च-स्तरीय नावे वापरण्यासाठी हे तपासा. हे पॅरामीटर डीफॉल्टनुसार अक्षम केले आहे.
OCT मोड	पॉवर अप वापरकर्ता	OCT वापरकर्ता-नियंत्रित आहे की नाही हे निर्दिष्ट करते. डीफॉल्ट मूल्य आहे पॉवर-अप.
OCT ब्लॉक x कॅलिब्रेशन मोड	अविवाहित दुहेरी पीओडी	OCT साठी कॅलिब्रेशन मोड निर्दिष्ट करते. X OCT ब्लॉकच्या संख्येशी संबंधित आहे. डीफॉल्ट मूल्य आहे अविवाहित.

OCT इंटेल FPGA IP सिग्नल

इनपुट इंटरफेस सिग्नल

सिग्नलचे नाव	दिशा	वर्णन
rzqin	इनपुट	RZQ पॅडवरून OCT ब्लॉकला इनपुट कनेक्शन. RZQ पॅड बाह्य प्रतिकाराशी जोडलेले आहे. OCT ब्लॉक कॅलिब्रेशन कोड जनरेट करण्यासाठी संदर्भ म्हणून rzqin पोर्टशी जोडलेला प्रतिबाधा वापरतो. हा सिग्नल पॉवर-अप आणि वापरकर्ता मोडसाठी उपलब्ध आहे.
घड्याळ	इनपुट	वापरकर्ता मोड OCT साठी इनपुट घड्याळ. घड्याळ 20 MHz किंवा कमी असणे आवश्यक आहे.
रीसेट	इनपुट	इनपुट रीसेट सिग्नल. रीसेट समकालिक आहे.
कॅलिब्रेशन_विनंती	इनपुट	[NUMBER_OF_OCT:0] साठी इनपुट वेक्टर. प्रत्येक बिट OCT ब्लॉकशी संबंधित आहे. जेव्हा थोडासा 1 वर सेट केला जातो, तेव्हा संबंधित OCT कॅलिब्रेट करतो, त्यानंतर कोड शब्द क्रमशः टर्मिनेशन लॉजिक ब्लॉकमध्ये शिफ्ट करा. दोन घड्याळ चक्रांसाठी विनंती धरावी लागेल. हार्डवेअर मर्यादांमुळे, दुसरी विनंती जारी होईपर्यंत तुम्ही कॅलिब्रेशन_शिफ्ट_व्यस्त व्हेक्टर शून्य होईपर्यंत प्रतीक्षा करावी; अन्यथा तुमच्या विनंतीवर प्रक्रिया केली जाणार नाही.
कॅलिब्रेशन_शिफ्ट_व्यस्त	आउटपुट	कोणता OCT ब्लॉक सध्या कॅलिब्रेशनवर काम करत आहे आणि टर्मिनेशन लॉजिक ब्लॉकमध्ये टर्मिनेशन कोड हलवत आहे हे दर्शवणारा [NUMBER_OF_OCT:0] साठी आउटपुट वेक्टर. जेव्हा थोडा 1 असतो, तेव्हा ते सूचित करते की OCT ब्लॉक कॅलिब्रेट करत आहे आणि कोड शब्द टर्मिनेशन लॉजिक ब्लॉकमध्ये हलवित आहे.
कॅलिब्रेशन_व्यस्त	आउटपुट	[NUMBER_OF_OCT:0] साठी आउटपुट वेक्टर जे OCT ब्लॉक सध्या कॅलिब्रेशनवर काम करत आहे ते दर्शविते. जेव्हा थोडा 1 असतो, तेव्हा ते सूचित करते की OCT ब्लॉक कॅलिब्रेट करत आहे
ऑक्टोबर_ _मालिका_समाप्ती नियंत्रण[15:0]	आउटपुट	16-बिट आउटपुट सिग्नल, सह 0 ते 11 पर्यंत. हा सिग्नल इनपुट/आउटपुट बफरवरील मालिका टर्मिनेशन कंट्रोल पोर्टशी जोडतो. हे पोर्ट सीरिज टर्मिनेशन कोड पाठवते जे आर कॅलिब्रेट करतेs.
ऑक्टोबर_ _समांतर_समाप्ती_नियंत्रण[15:0]	आउटपुट	16-बिट आउटपुट सिग्नल, सह 0 ते 11 पर्यंत. हा सिग्नल इनपुट/आउटपुट बफरवरील समांतर टर्मिनेशन कंट्रोल पोर्टशी जोडतो. हे पोर्ट समांतर टर्मिनेशन कोड पाठवते जे R कॅलिब्रेट करतेt.

QSF असाइनमेंट

Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX डिव्हाइसेसमध्ये खालील टर्मिनेशन-संबंधित इंटेल क्वार्टस प्राइम सेटिंग्ज आहेत file (.qsf) असाइनमेंट:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF असाइनमेंट

QSF असाइनमेंट	तपशील
INPUT_TERMINATION OUTPUT_TERMINATION	इनपुट/आउटपुट टर्मिनेशन असाइनमेंट प्रश्नातील पिनवर ओममध्ये समाप्ती मूल्य निर्दिष्ट करते. Exampले:
	set_instance_assignment -नाव INPUT_TERMINATION -ला set_instance_assignment -नाव OUTPUT_TERMINATION -ला
	मालिका/समांतर टर्मिनेशन पोर्ट सक्षम करण्यासाठी, या असाइनमेंट समाविष्ट करा, जे पिनसाठी मालिका आणि समांतर समाप्ती मूल्ये निर्दिष्ट करतात. OCT Intel FPGA IP पासून GPIO Intel FPGA IP शी मालिका टर्मिनेशन कंट्रोल आणि समांतर टर्मिनेशन कंट्रोल पोर्ट कनेक्ट केल्याची खात्री करा. Exampले:
	set_instance_assignment -नाव INPUT_TERMINATION “समांतर कॅलिब्रेशनसह ओहम” -ते set_instance_assignment -नाव OUTPUT_TERMINATION “SERIES कॅलिब्रेशनसह ओहम” -ते
TERMINATION_CONTROL_BL OCK	इच्छित ओसीटी ब्लॉकपासून निर्दिष्ट पिनवर योग्य कनेक्शन करण्यासाठी फिटरला निर्देशित करते. जेव्हा I/O बफर स्पष्टपणे इन्स्टंट केलेले नसतात आणि तुम्हाला विशिष्ट OCT ब्लॉकसह पिन संबद्ध करणे आवश्यक असते तेव्हा ही असाइनमेंट उपयुक्त असते. Exampले:
	set_instance_assignment -नाव TERMINATION_CONTROL_BLOCK -ला
RZQ_GROUP	ही असाइनमेंट केवळ Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरणांमध्ये समर्थित आहे. हे असाइनमेंट RTL मध्ये बदल न करता OCT IP तयार करते. फिटर नेटलिस्टमध्ये rzq पिन नाव शोधतो. पिन अस्तित्वात नसल्यास, फिटर OCT IP आणि त्याच्याशी संबंधित कनेक्शनसह पिन नाव तयार करतो. हे तुम्हाला विद्यमान किंवा अस्तित्वात नसलेल्या OCT द्वारे कॅलिब्रेट करण्यासाठी पिनचा एक गट तयार करण्यास अनुमती देते आणि फिटर डिझाइनची कायदेशीरता सुनिश्चित करते. Exampले:
	set_instance_assignment -नाव RZQ_GROUP -ला

टर्मिनेशन इनपुट आणि आउटपुट बफरवर आणि कधीकधी एकाच वेळी अस्तित्वात असू शकते. ओसीटी ब्लॉकसह पिन गट संबद्ध करण्याच्या दोन पद्धती आहेत:

• कोणता पिन (बस) कोणत्या OCT ब्लॉकशी संबंधित आहे हे दर्शविण्यासाठी .qsf असाइनमेंट वापरा. तुम्ही TERMINATION_CONTROL_BLOCK किंवा RZQ_GROUP असाइनमेंट वापरू शकता. पूर्वीची असाइनमेंट RTL मध्ये तात्काळ OCT सह पिन संबद्ध करते तर नंतरचे RTL मध्ये बदल न करता पिनला नव्याने तयार केलेल्या OCT सह संबद्ध करते.
• शीर्ष स्तरावर I/O बफर प्रिमिटिव्ह इन्स्टंट करा आणि त्यांना योग्य OCT ब्लॉक्सशी कनेक्ट करा.

टीप: समान VCCIO असलेल्या सर्व I/O बँका एक OCT ब्लॉक शेअर करू शकतात जरी त्या विशिष्ट I/O बँकेचा स्वतःचा OCT ब्लॉक असेल. तुम्ही कितीही I/O पिन कनेक्ट करू शकता जे कॅलिब्रेटेड टर्मिनेशनला OCT ब्लॉकला समर्थन देतात. तुम्ही OCT ब्लॉकला सुसंगत कॉन्फिगरेशनसह I/Os कनेक्ट केल्याची खात्री करा. तुम्ही हे देखील सुनिश्चित केले पाहिजे की OCT ब्लॉक आणि त्याच्याशी संबंधित I/O मध्ये समान VCCIO आणि मालिका किंवा समांतर समाप्ती मूल्ये आहेत. या सेटिंग्जसह, फिटर I/Os आणि OCT ब्लॉक एकाच स्तंभात ठेवतो. ब्लॉकला पिन जोडलेले नसल्यास इंटेल क्वार्टस प्राइम सॉफ्टवेअर चेतावणी संदेश व्युत्पन्न करते.

Arria V, चक्रीवादळ V, आणि Stratix V उपकरणांसाठी IP स्थलांतर प्रवाह

IP स्थलांतर प्रवाह तुम्हाला Arria V, Cyclone V, आणि Stratix V डिव्हाइसेसचा ALTOCT IP Intel Stratix 10, Intel Arria 10, किंवा Intel Cyclone 10 GX डिव्हाइसेसच्या OCT Intel FPGA IP वर स्थलांतरित करण्याची परवानगी देतो. IP स्थलांतर प्रवाह ALTOCT IP च्या सेटिंग्जशी जुळण्यासाठी OCT IP कॉन्फिगर करतो, तुम्हाला IP पुन्हा निर्माण करण्याची परवानगी देतो.

टीप: हा IP केवळ एकल OCT कॅलिब्रेशन मोडमध्ये IP स्थलांतर प्रवाहाला समर्थन देतो. तुम्ही दुहेरी किंवा POD कॅलिब्रेशन मोड वापरत असल्यास, तुम्हाला IP स्थलांतरित करण्याची आवश्यकता नाही.

तुमचा ALTOCT IP OCT Intel FPGA IP वर स्थलांतरित करणे

तुमचा ALTOCT IP OCT IP वर स्थलांतरित करण्यासाठी, या चरणांचे अनुसरण करा

1. आयपी कॅटलॉगमध्ये तुमचा ALTOCT IP उघडा.
2. सध्या निवडलेल्या डिव्हाइस कुटुंबात, स्ट्रॅटिक्स 10, एरिया 10 किंवा चक्रीवादळ 10 GX निवडा.
3. पॅरामीटर एडिटरमध्ये OCT IP उघडण्यासाठी Finish वर क्लिक करा. पॅरामीटर एडिटर ALTOCT IP सेटिंग्ज प्रमाणेच OCT IP सेटिंग्ज कॉन्फिगर करतो.
4. दोघांमध्ये कोणतीही विसंगत सेटिंग्ज असल्यास, नवीन समर्थित सेटिंग्ज निवडा.
5. IP रीजनरेट करण्यासाठी Finish वर क्लिक करा.
6. तुमची ALTOCT IP इन्स्टंशिएशन RTL मध्ये OCT IP सह बदला.

टीप: OCT IP पोर्ट नावे ALTOCT IP पोर्ट नावांशी जुळत नाहीत. म्हणून, इन्स्टंटेशनमध्ये फक्त आयपी नाव बदलणे पुरेसे नाही.

OCT इंटेल FPGA IP वापरकर्ता मार्गदर्शक संग्रहण

IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

आयपी कोर आवृत्ती	वापरकर्ता मार्गदर्शक
17.1	इंटेल FPGA OCT IP कोर वापरकर्ता मार्गदर्शक

OCT इंटेल FPGA IP वापरकर्ता मार्गदर्शक साठी दस्तऐवज पुनरावृत्ती इतिहास

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2019.07.03	19.2	19.1	Intel Stratix 10 उपकरणांसाठी समर्थन जोडले. खालील IP नावे अद्यतनित केली: "Intel FPGA OCT" ते "OCT इंटेल FPGA IP"  “Intel FPGA GPIO” ते “GPIO Intel FPGA IP” s2pload सिग्नल अपडेट केले: उपलब्ध वापरकर्ता सिग्नलमधून s2pload काढले. s2pload सिग्नल वर्तन संबंधित अद्यतनित वर्णने.

 

तारीख	आवृत्ती	बदल
नोव्हेंबर २०२४	2017.11.06	Intel Cyclone 10 GX उपकरणांसाठी समर्थन जोडले. Altera OCT IP core चे नाव बदलून Intel FPGA OCT IP core केले. Qsys चे नाव बदलून प्लॅटफॉर्म डिझायनर केले. अतिरिक्त इंटेल रीब्रँडिंगसाठी अद्यतनित केलेला मजकूर.
2017 मे	2017.05.08	इंटेल म्हणून रीब्रँड केले.
डिसेंबर २०२०	2015.12.07	"मेगा फंक्शन" ची उदाहरणे "IP कोर" मध्ये बदलली. ची बदललेली उदाहरणे क्वार्टस II करण्यासाठी क्वार्टस प्राइम. शैली आणि स्पष्टता सुधारण्यासाठी सामग्री आणि लिंक्समध्ये विविध संपादने.
ऑगस्ट, 2014	2014.08.18	वापरकर्ता मोडमध्ये OCT कॅलिब्रेशनबद्दल माहिती जोडली. IP कोर सिग्नल आणि पॅरामीटर्स अपडेट केले: core_rzqin_export rzqin मध्ये बदलले core_series_termination_control_export वर बदलले ऑक्टोबर_ _मालिका_समाप्ती नियंत्रण[15:0] core_parallel_termination_control_export oct_ मध्ये बदलले _समांतर_समाप्ती_नियंत्रण[15:0]
नोव्हेंबर २०२४	2013.11.29	प्रारंभिक प्रकाशन.

आयडी: 683708
आवृत्ती: 2019.07.03

कागदपत्रे / संसाधने

intel OCT FPGA IP [pdf] वापरकर्ता मार्गदर्शक OCT FPGA IP, OCT, FPGA IP

संदर्भ

• वापरकर्ता मॅन्युअल