10G इथरनेट उपप्रणालीसाठी Arria 10 पासून Stratix 10 पर्यंत intel स्थलांतर मार्गदर्शक तत्त्वे
10G इथरनेट उपप्रणालीसाठी Intel® Arria® 10 पासून Intel® Stratix® 10 पर्यंत स्थलांतर मार्गदर्शक तत्त्वे
लो लेटन्सी (LL) इथरनेट 10G (10GbE) मीडिया ऍक्सेस कंट्रोलर (MAC) Intel® FPGA IP कोरमध्ये Intel Stratix® 10 आणि Intel Arria® 10 डिझाइन एक्स समाविष्ट आहेampLEES जे IEEE 802.3-2008 वैशिष्ट्यांशी सुसंगत आहेत. Intel Stratix 10 LL 10GbE MAC Intel FPGA IP कोर आणि भौतिक इंटरफेस (PHY) IP कोर मधील इंटरफेस PHY IP कोरसह Intel Arria 10 LL 10GbE MAC इंटेल FPGA IP कोरच्या तुलनेत भिन्न आहेत.
ही स्थलांतर मार्गदर्शक तत्त्वे Intel Arria 10 LL 10GbE MAC Intel FPGA IP कोरशी परिचित असलेल्यांसाठी आहेत. जर तुम्हाला तुमची Intel Arria 10 LL 10GbE MAC डिझाइन Intel Stratix 10 डिव्हाइसेस वापरण्यासाठी स्थलांतरित करायची असेल तर या स्थलांतर मार्गदर्शक तत्त्वांचा वापर करा.
इंटेल स्ट्रॅटिक्स 10 LL 10GbE MAC सिस्टम
Intel Stratix 10 आणि Intel Arria 10 Design Ex मधील तुलनाampLL 10GbE MAC Intel FPGA IP Core साठी
| डिझाईन माजीample | MAC प्रकार | PHY | विकास किट | इंटेल एरिया 10 | इंटेल स्ट्रॅटिक्स 10 |
| 10GBASE-R
इथरनेट |
10G | नेटिव्ह PHY (Intel Stratix 10 साठी L/H-tile नेटिव्ह PHY ला सपोर्ट करा) | Intel Arria 10/ Intel Stratix 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | होय |
| 1G/2.5G इथरनेट 1588 सह | 1G/2.5G | 1G/2.5G/5G/10G
मल्टी-रेट इथरनेट PHY |
Intel Arria 10/ Intel Stratix 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | होय |
| 1G/2.5G/10G
इथरनेट |
1G/2.5G/10G | 1G/2.5G/5G/10G
मल्टी-रेट इथरनेट PHY |
Intel Arria 10/ Intel Stratix 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | होय |
| 10GBASE-R
नोंदणी मोड इथरनेट |
10G | मूळ PHY | इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| XAUI इथरनेट | 10G | XAUI PHY | इंटेल एरिया 10 GX FPGA | होय | उपलब्ध नाही |
| 1G/10G इथरनेट | 1G/10G | 1G/10GbE आणि 10GBASE-KR PHY | इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| चालू ठेवले. | |||||
इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार हमी देते परंतु कोणत्याही उत्पादनांमध्ये आणि सेवांमध्ये कोणत्याही वेळी सूचना न देता बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व स्वीकारत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.
| डिझाईन माजीample | MAC प्रकार | PHY | विकास किट | इंटेल एरिया 10 | इंटेल स्ट्रॅटिक्स 10 |
| 1G/10G इथरनेट 1588 सह | 1G/10G | 1G/10GbE आणि 10GBASE-KR PHY | इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| ५० मी/
100M/1G/10G इथरनेट |
५० मी/
100M/1G/10G |
1G/10GbE आणि 10GBASE-KR PHY | इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| ५० मी/
100M/1G/10G 1588 सह इथरनेट |
५० मी/
100M/1G/10G |
1G/10GbE आणि 10GBASE-KR PHY | इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| 1G/2.5G इथरनेट | 1G/2.5G | 1G/2.5G/5G/10G
मल्टी-रेट इथरनेट PHY |
इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
| 10G USXGMII
इथरनेट |
1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G
मल्टी-रेट इथरनेट PHY |
इंटेल एरिया 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी | होय | उपलब्ध नाही |
टीप:
आपण सूचीबद्ध डिझाइनमध्ये प्रवेश करू शकताampइंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअरमधील LL 10GbE MAC पॅरामीटर एडिटरद्वारे.
संबंधित माहिती
- कमी विलंब इथरनेट 10G MAC वापरकर्ता मार्गदर्शक
- इंटेल स्ट्रॅटिक्स 10 लो लेटेंसी इथरनेट 10G MAC डिझाइन उदाampवापरकर्ता मार्गदर्शक
- Intel Stratix 10 L- आणि H-Tile Transceiver PHY वापरकर्ता मार्गदर्शक
Intel Stratix 10 आणि Intel Arria 10 LL 10GbE MAC डिझाईन्ससाठी सपोर्टेड कॉन्फिगरेशन
खालील तक्त्यामध्ये सर्व संभाव्य Intel Stratix 10 आणि Intel Arria 10 इथरनेट IP कॉन्फिगरेशनची सूची आहे.
Intel Arria 10 आणि Intel Stratix 10 इथरनेट IP कॉन्फिगरेशनसाठी सपोर्टेड कॉन्फिगरेशन
| आयपी कोर | इंटेल एरिया 10 | इंटेल स्ट्रॅटिक्स 10 | |
| LL 10GbE MAC | गती | • 10G | |
| • 1G/10G | |||
| • 10M/100M/1G/10G | |||
| • 1G/2.5G | |||
| • 1G/2.5G/10G | |||
| • 1G/2.5G/5G/10G (USXGMII इंटरफेस) | |||
| • 10M/100M/1G/2.5G | |||
| • 10M/100M/1G/2.5G/10G | |||
| IEEE 1588v2 वैशिष्ट्य | • 10G | • 10G | |
| • 1G/10G | • 1G/10G | ||
| • 10M/100M/1G/10G | • 10M/100M/1G/10G | ||
| • 1G/2.5G | • 1G/2.5G | ||
| • 1G/2.5G/10G | |||
| चालू ठेवले. | |||
| आयपी कोर | इंटेल एरिया 10 | इंटेल स्ट्रॅटिक्स 10 | |
| 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY | गती | • 2.5G
• 1G/2.5G • 1G/2.5G/10G (MGBASE-T PHY) • 1G/2.5G/5G/10G (USXGMII इंटरफेस/NBASE-T PHY) |
|
| IEEE 1588v2 वैशिष्ट्य | • 2.5G
• 1G/2.5G |
• 2.5G
• 1G/2.5G • 1G/2.5G/10G सक्षम SGMII मोडसाठी समर्थित नाही. |
|
| SGMII मोड | उपलब्ध नाही | • 1G/2.5G
• 1G/2.5G/10G |
|
| XAUI PHY | उपलब्ध | उपलब्ध नाही | |
| इंटेल स्ट्रॅटिक्स 10 एल-टाइल/एच-टाइल ट्रान्सीव्हर नेटिव्ह PHY | उपलब्ध नाही | समर्थित प्रीसेट:
• 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R कमी विलंब • KR FEC सह 10GBASE-R |
|
| इंटेल एरिया 10 ट्रान्सीव्हर नेटिव्ह PHY | समर्थित प्रीसेट:
• 10GBASE-R • 10GBASE-R नोंदणी मोड • 10GBASE-R कमी विलंब • KR FEC सह 10GBASE-R |
उपलब्ध नाही | |
| Intel Arria 10 1G/10GbE आणि 10GBASE-KR PHY | उपलब्ध | उपलब्ध नाही | |
| इंटेल स्ट्रॅटिक्स 10 10GBASE-KR PHY | उपलब्ध नाही | उपलब्ध | |
क्लॉकिंग आणि इन्फ्रास्ट्रक्चर रीसेट करा
Intel Stratix 10 LL 10GbE MAC आणि Intel Stratix 10 Transceiver Native PHY IP Cors
IEEE 10-10 स्पेसिफिकेशनच्या क्लॉज 10.3125 मध्ये परिभाषित केल्यानुसार 49 Gbps डेटा दराने चालणाऱ्या इथरनेट-विशिष्ट भौतिक स्तरासह 802.3GBASE-R PHY लागू करण्यासाठी तुम्ही Intel Stratix 2008 Transceiver Native PHY IP कोर कॉन्फिगर करू शकता. हे कॉन्फिगरेशन XGMII ते LL 10GbE MAC इंटेल FPGA IP कोर प्रदान करते आणि लहान फॉर्म-फॅक्टर प्लगेबल प्लस (SFP+) ऑप्टिकल मॉड्यूलला लहान फॉर्म-फॅक्टर इंटरफेस (SFI) वापरून थेट कनेक्शनसाठी सिंगल-चॅनेल 10.3125Gbps PHY लागू करते. तपशील
खालील आकृती इंटेल एरिया 10 डिझाइनमधून इंटेल स्ट्रॅटिक्स 10 डिझाइनमध्ये स्थलांतरित करते.
LL 10GbE MAC आणि Intel Stratix 10 Transceiver Native PHY साठी 10GBASE-R डिझाइन एक्स मध्ये क्लॉकिंग आणि रीसेट योजनाampले इंटरफेस
संबंधित माहिती
AN795: Arria 10 उपकरणांमध्ये कमी विलंब 10G MAC IP कोर वापरून 10G इथरनेट उपप्रणालीसाठी मार्गदर्शक तत्त्वे लागू करणे
Intel Stratix 10 LL 10GbE MAC आणि Intel Stratix 10 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY इंटेल FPGA IP कोर
इंटेल स्ट्रॅटिक्स 1 उपकरणांसाठी 2.5G/5G/10G/10G मल्टी-रेट इथरनेट PHY इंटेल FPGA IP कोर LL 10GbE MAC इंटेल FPGA IP कोरला GMII आणि XGMII प्रदान करते. 1G/ 2.5G/5G/10G मल्टी-रेट इथरनेट PHY IP कोर एकच चॅनेल 1G/ 2.5G/5G/10Gbps सीरियल PHY लागू करतो. डिझाइन 1G/2.5GbE ड्युअल स्पीड SFP+ प्लग करण्यायोग्य मॉड्यूल्स, MGBASE-T कॉपर बाह्य PHY डिव्हाइसेस किंवा चिप-टू-चिप इंटरफेसशी थेट कनेक्शन प्रदान करते. हे IP कोर पुनर्रचना करण्यायोग्य डेटा दरांना समर्थन देतात.
खालील आकृती इंटेल एरिया 10 डिझाइनमधून इंटेल स्ट्रॅटिक्स 10 डिझाइनमध्ये स्थलांतरण दर्शवते.
LL 10GbE MAC आणि 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY डिझाइन एक्ससाठी क्लॉकिंग आणि रीसेट योजनाample (1G/2.5G/10G मोड) Intel Stratix 10 Deviecs साठी
खालील आकृती IEEE 1v2.5 वैशिष्ट्य डिझाइनसह 1588G/2G इथरनेटची नवीनतम क्लॉकिंग आणि रीसेट योजना स्पष्ट करतेampइंटेल स्ट्रॅटिक्स 10 उपकरणांवर लक्ष्य केले आहे. या सोल्यूशनमध्ये आणि इंटेल एरिया 10 उपकरणांमध्ये सादर केलेल्या आवृत्तीमध्ये फरक आहेत. Intel Arria 10 उपकरणांमधून Intel Stratix 10 उपकरणांवर डिझाइन स्थलांतरित करताना बदल करणे आवश्यक आहे.
LL 10GbE MAC आणि 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY डिझाइन एक्ससाठी क्लॉकिंग आणि रीसेट योजनाample (IEEE 1v2.5 वैशिष्ट्यासह 1588G/2G मोड) Intel Stratix 10 उपकरणांसाठी
Intel Stratix 10 उपकरणांमध्ये नवीन इनपुट क्लॉक पोर्ट latency_sclk उपलब्ध आहे. जेव्हा तुम्ही Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core मध्ये सक्षम लेटन्सी मापन पोर्ट पॅरामीटर किंवा 1588G/1G/2.5G/5G मल्टी-मध्ये IEEE 10 प्रिसिजन टाइम प्रोटोकॉल पॅरामीटर सक्षम करता तेव्हा हे पोर्ट उपलब्ध असते. इथरनेट PHY इंटेल FPGA IP कोर रेट करा. हे पोर्ट Intel Stratix 10 उपकरणांसाठी निर्धारक विलंब मापन मॉडेलसाठी आवश्यक आहे. अधिक माहितीसाठी, Intel Stratix 10 L/H-Tile Transceiver PHY वापरकर्ता मार्गदर्शक मधील Deterministic Latency Use Model Chapter पहा.
I/O फेज-लॉक केलेले लूप (IOPLL) कनेक्ट करण्यासाठी, IP कॅटलॉगमधून Intel Stratix 10 Clock Control (stratix10_clkctrl) IP जोडा. IOPLL दोन एसampया डिझाइनमध्ये लिंग घड्याळे: 53.33G मोडसाठी 2.5 MHz आणि 80G मोडसाठी 1 MHz.
खालील आकृती 1G/2.5G इथरनेट डिझाइनवर आधारित कनेक्टिव्हिटी तपशील स्पष्ट करते.
इंटेल स्ट्रॅटिक्स 1 उपकरणांसाठी 2.5 डिझाइनसह 1588G/10G इथरनेटसाठी कनेक्टिव्हिटी आकृती
inclk0x पोर्ट 2.5G s शी जोडले आहे याची तुम्ही खात्री केली पाहिजेampling घड्याळ आणि inclk1x पोर्ट 1G s ला जोडतोampलिंग घड्याळ. घड्याळ नियंत्रणाचे आउटपुट क्लॉक पोर्ट latency_sclk पोर्ट बनते. Intel Arria 10 उपकरणांपासून Intel Stratix 10 उपकरणांमध्ये डिझाइन स्थलांतरासाठी, तुम्ही 1G/2.5G पुनर्रचना ब्लॉक आणि ट्रान्सीव्हर रीसेट कंट्रोलर दरम्यान समान कनेक्टिव्हिटी पुन्हा वापरू शकता.
संबंधित माहिती
- Intel Stratix 10 L- आणि H-Tile Transceiver PHY वापरकर्ता मार्गदर्शक
- AN795: Arria 10 उपकरणांमध्ये कमी विलंब 10G MAC IP कोर वापरून 10G इथरनेट उपप्रणालीसाठी मार्गदर्शक तत्त्वे लागू करणे
- इंटेल स्ट्रॅटिक्स 10 क्लॉकिंग आणि पीएलएल वापरकर्ता मार्गदर्शक
आयपी रजिस्टर मॅपिंग
Intel Stratix 10 उपकरणांसाठी LL 10GbE MAC Intel FPGA IP कोर इंटेल एरिया 10 उपकरणांसाठी LL 10GbE MAC Intel FPGA IP कोर सारखाच रजिस्टर नकाशा वापरतो. मल्टी-रेट इथरनेट PHY आणि 10GBASE-R PHY प्रीसेट देखील Intel Stratix 10 आणि Intel Arria 10 या दोन्ही डिझाइनसाठी समान रजिस्टर नकाशा वापरतात. Intel Stratix 10 उपकरणांसाठी LL 10GbE MAC Intel FPGA IP कोर अजूनही 10-बिट Avalon Memory-Mapped (MM) अडॅप्टरसह 64GbE IP सह बॅकवर्ड कंपॅटिबिलिटीला सपोर्ट करतो.
संबंधित माहिती
कमी विलंब इथरनेट 10G MAC वापरकर्ता मार्गदर्शक.
Intel Stratix 10 आणि Intel Arria 10 Ethernet Design Ex मधील सिग्नल कनेक्टिव्हिटी फरकampलेस
LL 10GbE MAC Intel FPGA IP core साठी, Intel Stratix 10 उपकरणांसाठी कोणतेही नवीन सिग्नल सादर केलेले नाहीत. Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core मध्ये नवीन असिंक्रोनस रीसेट स्थिती सिग्नल सादर केले आहेत. फरक सर्व इथरनेट PHY IP कोरांवर लागू होतात, ज्यात 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY इंटेल FPGA IP कोर आणि 10GBASE-R PHY इंटेल FPGA IP कोरचे सर्व प्रकार समाविष्ट आहेत.
इंटेल स्ट्रॅटिक्स 10 एल/एच-टाइल ट्रान्सीव्हर नेटिव्ह PHY/मल्टी-रेट इथरनेट PHY आणि इंटेल एरिया 10 ट्रान्सीव्हर नेटिव्ह PHY/मल्टी-रेट इथरनेट PHY मधील इंटरफेस सिग्नल फरक
टीप: = लेनची संख्या.
| इंटेल स्ट्रॅटिक्स 10 इंटरफेस सिग्नल | इंटेल एरिया 10 इंटरफेस सिग्नल | टिप्पण्या |
| tx_analogreset_stat[ -1
:0] |
उपलब्ध नाही | हे रीसेट स्टेटस पोर्ट नव्याने केवळ Intel Stratix 10 उपकरणांमध्ये सादर केले आहेत.
ट्रान्सीव्हर PHY रीसेट कंट्रोलर IP कोरमधील संबंधित सिग्नलशी कनेक्ट करा, जे डिव्हाइससाठी योग्य रीसेट क्रम लागू करते. |
| rx_analogreset_stat[ -1
:0] |
उपलब्ध नाही | |
| tx_digitalreset_stat[ - १:०] | उपलब्ध नाही | |
| rx_digitalreset_stat[ - १:०] | उपलब्ध नाही | |
| latency_sclk | उपलब्ध नाही | विलंब मापन इनपुट संदर्भ घड्याळ. एसampट्रान्सीव्हर ऍप्लिकेशन इंटरफेस ब्लॉक (AIB) डेटापथची लेटन्सी मोजण्यासाठी लिंग क्लॉक.
जेव्हा इंटेल स्ट्रॅटिक्स 10 L/H-टाइल ट्रान्सीव्हर नेटिव्ह PHY IP कोर मधील लेटन्सी मापन पोर्ट पर्याय किंवा 1588G/ 1G/2.5G/5G मल्टी-रेट इथरनेट PHY इंटेल FPGA मधील IEEE 10 प्रिसिजन टाइम प्रोटोकॉल पर्याय असेल तेव्हा हे पोर्ट उपलब्ध आहे. IP कोर सक्षम आहे. |
| reconfig_address [लॉग2
+१०:०] |
reconfig_address [लॉग2+९:०] | रीकॉन्फिगरेशन अॅड्रेस सिग्नल रीकॉन्फिगरेशन ब्लॉकला जोडलेला आहे. अॅड्रेस बस जी वाचन आणि लेखन दोन्ही ऑपरेशन्ससाठी ऍक्सेस करण्यासाठी पत्ता निर्दिष्ट करते. |
इंटेल स्ट्रॅटिक्स 10 ट्रान्सीव्हर रीसेट कंट्रोलर आयपी आणि इंटेल एरिया 10 ट्रान्सीव्हर रीसेट कंट्रोलर आयपी मधील इंटरफेस सिग्नल फरक
टीप: = लेनची संख्या.
| इंटेल स्ट्रॅटिक्स 10 इंटरफेस सिग्नल | इंटेल एरिया 10 इंटरफेस सिग्नल | टिप्पण्या |
| tx_analogreset_stat[ -1
:0] |
उपलब्ध नाही | हे ट्रान्सीव्हर नेटिव्ह PHY IP कोर वरून रीसेट स्थिती सिग्नल आहे. प्रति चॅनेल एक tx_analogreset_stat आहे.
ठामपणे सांगितल्यावर, TX PMA साठी रीसेट क्रम सुरू होतो. बंद केल्यावर, TX PMA साठी रीसेट क्रम समाप्त होतो. |
| rx_analogreset_stat[ -1
:0] |
उपलब्ध नाही | हे ट्रान्सीव्हर नेटिव्ह PHY IP कोर वरून रीसेट स्थिती सिग्नल आहे. प्रति चॅनेल एक rx_analogreset_stat आहे.
ठामपणे सांगितल्यावर, RX PMA साठी रीसेट क्रम सुरू होतो. बंद केल्यावर, RX PMA साठी रीसेट क्रम समाप्त होतो. |
| tx_digitalreset_stat[ - १:०] | उपलब्ध नाही | हे ट्रान्सीव्हर नेटिव्ह PHY IP कोर वरून रीसेट स्थिती सिग्नल आहे. प्रति चॅनेल एक tx_digitalreset_stat आहे. ठामपणे सांगितल्यावर, TX PCS साठी रीसेट क्रम सुरू होतो. |
| चालू ठेवले. | ||
| इंटेल स्ट्रॅटिक्स 10 इंटरफेस सिग्नल | इंटेल एरिया 10 इंटरफेस सिग्नल | टिप्पण्या |
| बंद केल्यावर, TX PCS साठी रीसेट क्रम समाप्त होतो. | ||
| rx_digitalreset_stat[ - १:०] | उपलब्ध नाही | हे ट्रान्सीव्हर नेटिव्ह PHY IP कोर वरून रीसेट स्थिती सिग्नल आहे. प्रति चॅनेल एक rx_digitalreset_stat आहे.
ठामपणे सांगितल्यावर, RX PCS साठी रीसेट क्रम सुरू होतो. बंद केल्यावर, RX PCS साठी रीसेट क्रम समाप्त होतो. |
खालील आकृती इंटेल स्ट्रॅटिक्स 10 इथरनेट 10G सबसिस्टम डिझाइनसाठी रीसेट स्थिती सिग्नलची कनेक्टिव्हिटी स्पष्ट करते. तुम्ही Intel Stratix 10 L-tile/H-tile नेटिव्ह PHY IP कोर किंवा 1G/2.5G/5G/10G मल्टी-रेट PHY Intel FPGA IP कोर वापरत असल्यास हे लागू होते.
इंटेल स्ट्रॅटिक्स 10 पीएचवाय आयपी कोर आणि कंट्रोलर आयपी कोर रीसेट करण्यासाठी स्टेटस सिग्नल कनेक्टिव्हिटी आकृती रीसेट करा
Intel Arria 10 उपकरणांच्या तुलनेत Intel Stratix 10 उपकरणांसाठी ATX PLL आणि fPLL इंटरफेस सिग्नलमध्ये काही बदल आहेत. जर तुम्ही इथरनेट डिझाईन्स इंटेल Arria 10 डिव्हाइसवरून Intel Stratix 10 डिव्हाइसवर स्थलांतरित करत असाल, तर mcgb_rst आणि pll_powerdown रीसेट सिग्नल काढून टाका कारण ते Intel Stratix 10 मध्ये उपलब्ध नाहीत.
खालील आकृती Intel Stratix 10 L-Tile/H-Tile ATX PLL आणि Intel Arria 10 ATX PLL मधील फरक स्पष्ट करते.
Intel Stratix 10 L-Tile/H-Tile Transceiver ATX PLL आणि Intel Arria 10 Transceiver ATX PLL साठी इंटरफेस सिग्नलमधील तुलना
Intel Stratix 10 L-Tile/H-Tile Transceiver PHY मधील आणखी एक बदल म्हणजे Intel Arria 1 Transceiver PHY आवृत्तीच्या तुलनेत reconfig_address बसमध्ये जोडलेला अतिरिक्त 10 बिट आहे. बहु-दर PHY साठी हाच बदल आवश्यक आहे कारण तो मूळ PHY चा आधाररेखा म्हणून वापरून तयार केला आहे.
खालील आकृती reconfig_address कसे कनेक्ट करायचे ते स्पष्ट करते.
इंटेल स्ट्रॅटिक्स 10 इथरनेट सबसिस्टम डिझाइनसाठी रीकॉन्फिगरेशन अॅड्रेस कनेक्टिव्हिटीवरील ब्लॉक डायग्राम
माजीample दाखवलेले इथरनेट डिझाईन ex वर आधारित आहेampले मॉडेल. प्लॅटफॉर्म डिझायनर द्वारे व्युत्पन्न केलेल्या ब्लॉक्ससाठी, तुम्ही डिझाईन मधून मॉड्यूल्स मिळवू शकता.ample files.
संबंधित माहिती
- इंटेल स्ट्रॅटिक्स 10 लो लेटेंसी इथरनेट 10G MAC डिझाइन उदाampवापरकर्ता मार्गदर्शक
- Intel Stratix 10 L- आणि H-Tile Transceiver PHY वापरकर्ता मार्गदर्शक
- इंटेल स्ट्रॅटिक्स 10 क्लॉकिंग आणि पीएलएल वापरकर्ता मार्गदर्शक
स्थलांतर प्रवाह
फक्त इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर इंटेल स्ट्रॅटिक्स 10 डिझाइन ऑफर करते. तुम्ही Intel Quartus Prime Standard Edition मधील Intel Arria 10 इथरनेट डिझाइन वापरत असल्यास, तुम्हाला कोणत्याही Intel Stratix 10 डिझाइनसाठी Intel Quartus Prime Pro Edition आवृत्तीवर स्थलांतरित करणे आवश्यक आहे.
संबंधित माहिती
इंटेल क्वार्टस प्राइम प्रो एडिशन हँडबुक व्हॉल्यूम 1: डिझाइन आणि संकलन
- क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये IP कोर आणि Qsys Pro सिस्टम अपग्रेड करण्याबद्दल अधिक माहिती प्रदान करते.
AN 808 साठी दस्तऐवज पुनरावृत्ती इतिहास
10G इथरनेट उपप्रणालीसाठी Intel Arria 10 पासून Intel Stratix 10 पर्यंत स्थलांतर मार्गदर्शक तत्त्वे
| दस्तऐवज आवृत्ती | बदल |
| 2019.11.20 | • इंटेल म्हणून पुनर्ब्रँड केलेले.
• अद्ययावत आकृती: LL 10GbE MAC आणि 1G/2.5G/5G/10G मल्टी-रेट इथरनेट PHY डिझाइन एक्स साठी क्लॉकिंग आणि रीसेट योजनाample (IEEE 1v2.5 वैशिष्ट्यासह 1588G/2G मोड) Intel Stratix 10 उपकरणांसाठी. • संपूर्ण दस्तऐवजात संपादकीय अद्यतने केली. |
| तारीख | आवृत्ती | बदल |
| जून २०२४ | 2017.06.19 | प्रारंभिक प्रकाशन. |
AN 808: 10G इथरनेट उपप्रणालीसाठी Intel® Arria® 10 पासून Intel® Stratix® 10 पर्यंत स्थलांतर मार्गदर्शक तत्त्वे.
कागदपत्रे / संसाधने
 |
10G इथरनेट उपप्रणालीसाठी Arria 10 पासून Stratix 10 पर्यंत intel स्थलांतर मार्गदर्शक तत्त्वे [pdf] वापरकर्ता मार्गदर्शक 10G इथरनेट उपप्रणालीसाठी Arria 10 पासून Stratix 10 पर्यंत स्थलांतर मार्गदर्शक तत्त्वे, स्थलांतर मार्गदर्शक तत्त्वे, Arria 10 स्थलांतर मार्गदर्शक तत्त्वे, Stratix 10 स्थलांतर मार्गदर्शक तत्त्वे, 10G इथरनेट उपप्रणाली स्थलांतर मार्गदर्शक तत्त्वे |
