इंटेल इंटरलेकन दुसरी जनरेशन एजिलेक्स 2 एफपीजीए आयपी डिझाइन उदाample

उत्पादन माहिती

इंटरलेकन (दुसरी पिढी) FPGA IP कोर हे Intel Agilex 2 FPGA चे वैशिष्ट्य आहे. हे सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन एक्स प्रदान करतेample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. डिझाइन माजीample इंटरलेकन लुक-साइड वैशिष्ट्यासाठी देखील उपलब्ध आहे. आयपी कोर ई-टाइल उपकरणांसाठी NRZ आणि PAM4 मोडला सपोर्ट करतो आणि डिझाइन एक्स व्युत्पन्न करतोampलेनची संख्या आणि डेटा दरांच्या सर्व समर्थित संयोजनांसाठी.

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
इंटरलेकन (दुसरी पिढी) आयपी कोर डिझाइन उदाample ला Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट आवश्यक आहे. अधिक माहितीसाठी कृपया विकास किटच्या वापरकर्ता मार्गदर्शकाचा संदर्भ घ्या.

निर्देशिका संरचना
व्युत्पन्न केलेले इंटरलेकन (दुसरी पिढी) माजीample डिझाइनमध्ये खालील निर्देशिकांचा समावेश आहे:

• example_design: मुख्य समाविष्टीत आहे files डिझाइन माजीampले
• ilk_uflex: समाविष्ट आहे fileइंटरलेकन लुक-साइड मोड पर्यायाशी संबंधित आहे.
• ila_uflex: समाविष्ट आहे files इंटरलेकन लुक-साइड मोड पर्यायाशी संबंधित आहे (फक्त निवडल्यावर व्युत्पन्न केले जाते).

उत्पादन वापर सूचना

इंटरलेकन (दुसरी पिढी) FPGA IP कोर डिझाइन वापरण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

1. तुमच्याकडे Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट असल्याची खात्री करा.
2. डिझाइन संकलित करा माजीampएक सिम्युलेटर वापरून.
3. डिझाइनची पडताळणी करण्यासाठी फंक्शनल सिम्युलेशन करा.
4. डिझाइन तयार करा माजीampपॅरामीटर एडिटर वापरून le.
5. डिझाइन संकलित करा माजीampक्वार्टस प्राइम वापरून.
6. डिझाइन प्रमाणित करण्यासाठी हार्डवेअर चाचणी करा.

टीप: इंटरलेकन लुक-साइड मोड पर्याय आयपी पॅरामीटर एडिटरमध्ये निवडण्यासाठी उपलब्ध आहे. निवडल्यास, अतिरिक्त files "ila_uflex" निर्देशिकेत तयार केले जाईल.

द्रुत प्रारंभ मार्गदर्शक

• इंटरलेकन (दुसरी पिढी) एफपीजीए आयपी कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन प्रदान करतोample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते.
• जेव्हा तुम्ही डिझाईन तयार करता उदाample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे.
• डिझाइन माजीample इंटरलेकन लुक-साइड वैशिष्ट्यासाठी देखील उपलब्ध आहे.
• टेस्टबेंच आणि डिझाइन माजीample ई-टाइल उपकरणांसाठी NRZ आणि PAM4 मोडचे समर्थन करते.
• इंटरलेकन (दुसरी पिढी) एफपीजीए आयपी कोर डिझाइन एक्स व्युत्पन्न करतेampलेनची संख्या आणि डेटा दरांच्या सर्व समर्थित संयोजनांसाठी.

आकृती 1. डिझाईनसाठी विकासाची पायरी उदाample

इंटरलेकन (दुसरी पिढी) आयपी कोर डिझाइन उदाample खालील वैशिष्ट्यांना समर्थन देते:

• अंतर्गत TX ते RX सीरियल लूपबॅक मोड
• निश्चित आकाराचे पॅकेट स्वयंचलितपणे व्युत्पन्न करते
• मूलभूत पॅकेट तपासणी क्षमता
• री-चाचणी हेतूसाठी डिझाइन रीसेट करण्यासाठी सिस्टम कन्सोल वापरण्याची क्षमता
• पीएमए अनुकूलन

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

आकृती 2. इंटरलेकन (दुसरी पिढी) डिझाइनसाठी उच्च-स्तरीय ब्लॉक आकृती उदाample

संबंधित माहिती

• इंटरलेकन (दुसरी पिढी) FPGA IP वापरकर्ता मार्गदर्शक
• इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी रिलीझ नोट्स

हार्डवेअर आणि सॉफ्टवेअर

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता
माजी चाचणी करण्यासाठीample डिझाइन, खालील हार्डवेअर आणि सॉफ्टवेअर वापरा:

• Intel® Quartus® Prime Pro Edition सॉफ्टवेअर
• सिस्टम कन्सोल
• समर्थित सिम्युलेटर:
  • Siemens* EDA ModelSim* SE किंवा QuestaSim*
  • Synopsys* VCS*
  • कॅडन्स* एक्सेलियम*
• Intel Agilex® 7 F-Series Transceiver-SoC डेव्हलपमेंट किट (AGFB014R24A2E2V)

संबंधित माहिती
Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
निर्देशिका संरचना
इंटरलेकन (दुसरी पिढी) आयपी कोर डिझाइन उदाample file डिरेक्टरीमध्ये खालील व्युत्पन्न केलेले असतात files डिझाइन माजीampले

आकृती 3. व्युत्पन्न इंटरलेकनची निर्देशिका संरचना (दुसरी पिढी) उदाampले डिझाइन

हार्डवेअर कॉन्फिगरेशन, सिम्युलेशन आणि चाचणी files मध्ये स्थित आहेतample_installation_dir>/uflex_ilk_0_example_design.
तक्ता 1. इंटरलेकन (दुसरी पिढी) आयपी कोअर हार्डवेअर डिझाइन उदाample File हे वर्णन files मध्ये आहेतample_installation_dir>/uflex_ilk_0_example_design/ उदाample_design/quartus निर्देशिका.

File नावे	वर्णन
example_design.qpf	इंटेल क्वार्टस प्राइम प्रकल्प file.
example_design.qsf	इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिंग्ज file
example_design.sdc jtag_timing_template.sdc	Synopsys डिझाइन मर्यादा file. आपण आपल्या स्वतःच्या डिझाइनसाठी कॉपी आणि सुधारित करू शकता.
sysconsole_testbench.tcl	मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी

तक्ता 2. इंटरलेकन (दुसरी पिढी) आयपी कोअर टेस्टबेंच File वर्णन
या file च्या आत आहेample_installation_dir>/uflex_ilk_0_example_design/ उदाample_design/rtl निर्देशिका.

File नाव	वर्णन
top_tb.sv	उच्च-स्तरीय टेस्टबेंच file.

तक्ता 3. इंटरलेकन (दुसरी पिढी) आयपी कोअर टेस्टबेंच स्क्रिप्ट्स
या files मध्ये आहेतample_installation_dir>/uflex_ilk_0_example_design/ उदाample_design/testbench निर्देशिका.

File नाव	वर्णन
vcstest.sh	टेस्टबेंच चालवण्यासाठी VCS स्क्रिप्ट.
vlog_pro.do	टेस्टबेंच चालवण्यासाठी ModelSim SE किंवा QuestaSim स्क्रिप्ट.
xcelium.sh	टेस्टबेंच चालवण्यासाठी Xcelium स्क्रिप्ट.

हार्डवेअर डिझाइन उदाample घटक

• माजीample डिझाइन सिस्टम आणि पीएलएल संदर्भ घड्याळे आणि आवश्यक डिझाइन घटक जोडते. माजीample डिझाइन अंतर्गत लूपबॅक मोडमध्ये IP कोर कॉन्फिगर करते आणि IP कोर TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर पॅकेट तयार करते. आयपी कोर हे पॅकेट ट्रान्सीव्हरद्वारे अंतर्गत लूपबॅक मार्गावर पाठवते.
• आयपी कोर रिसीव्हरला लूपबॅक मार्गावर पॅकेट्स मिळाल्यानंतर, ते त्यावर प्रक्रिया करते
• इंटरलेकन पॅकेट आणि RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्रसारित करते. माजीampले डिझाईन तपासते की पॅकेट मिळाले आणि प्रसारित झाले.
• हार्डवेअर माजीample डिझाइनमध्ये बाह्य PLL समाविष्ट आहे. आपण स्पष्ट मजकूर तपासू शकता files ते view sample कोड जो बाह्य PLL ला इंटरलेकन (दुसरी पिढी) FPGA IP शी जोडण्यासाठी एक संभाव्य पद्धत लागू करतो.
• इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample मध्ये खालील घटक समाविष्ट आहेत:
  • इंटरलेकन (दुसरी पिढी) FPGA IP
  • पॅकेट जनरेटर आणि पॅकेट तपासक
  • JTAG कंट्रोलर जो सिस्टम कन्सोलशी संवाद साधतो. तुम्ही सिस्टम कन्सोलद्वारे क्लायंट लॉजिकशी संवाद साधता.

आकृती 4. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती

इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample जे ई-टाइल PAM4 मोड व्हेरिएशन्सला लक्ष्य करते त्याला अतिरिक्त घड्याळ mac_clkin आवश्यक आहे जे IO PLL व्युत्पन्न करते. या PLL ने तेच संदर्भ घड्याळ वापरणे आवश्यक आहे जे pll_ref_clk चालवते.
आकृती 5. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल PAM4 मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती

ई-टाइल PAM4 मोडच्या भिन्नतेसाठी, जेव्हा तुम्ही PAM4 पॅरामीटरसाठी न वापरलेले ट्रान्सीव्हर चॅनेल जतन करा सक्षम करता, तेव्हा अतिरिक्त संदर्भ घड्याळ पोर्ट जोडला जातो (pll_ref_clk [1]). हे पोर्ट आयपी पॅरामीटर एडिटर (संरक्षित चॅनेलसाठी संदर्भ घड्याळ वारंवारता) मध्ये परिभाषित केल्यानुसार समान वारंवारतेवर चालविले जाणे आवश्यक आहे. PAM4 साठी न वापरलेले ट्रान्सीव्हर चॅनेल जतन करा पर्यायी आहे. जेव्हा तुम्ही डिझाईन निर्मितीसाठी Intel Stratix® 10 किंवा Intel Agilex 7 डेव्हलपमेंट किट निवडता तेव्हा या घड्याळाला नियुक्त केलेले पिन आणि संबंधित मर्यादा QSF मध्ये दृश्यमान असतात.
टीप: डिझाइनसाठी माजीample सिम्युलेशन, testbench नेहमी pll_ref_clk[0] आणि pll_ref_clk[1] साठी समान वारंवारता परिभाषित करते.
संबंधित माहिती
Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

डिझाइन तयार करणे
आकृती 6. कार्यपद्धती

हार्डवेअर एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample डिझाइन आणि टेस्टबेंच:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ नवीन इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड किंवा क्लिक करा File ➤ विद्यमान इंटेल क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो.
2. डिव्हाइस कुटुंब Intel Agilex 7 निर्दिष्ट करा आणि तुमच्या डिझाइनसाठी डिव्हाइस निवडा.
3. आयपी कॅटलॉगमध्ये, इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी शोधा आणि डबल-क्लिक करा. नवीन आयपी व्हेरिएंट विंडो दिसेल.
4. उच्च-स्तरीय नाव निर्दिष्ट करा तुमच्या सानुकूल IP भिन्नतेसाठी. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .ip
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
   आकृती 7. Exampइंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी पॅरामीटर एडिटरमध्ये डिझाइन टॅब
6. आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
7. PMA अनुकूलन टॅबवर, जर तुम्ही तुमच्या ई-टाइल डिव्हाइसच्या भिन्नतेसाठी PMA अनुकूलन वापरण्याची योजना करत असाल तर PMA अनुकूलन पॅरामीटर्स निर्दिष्ट करा. ही पायरी पर्यायी आहे:
   • अनुकूलन लोड सॉफ्ट IP पर्याय सक्षम करा निवडा.
   • टीप: जेव्हा PMA अनुकूलन सक्षम असेल तेव्हा तुम्ही IP टॅबवर नेटिव्ह PHY डीबग मास्टर एंडपॉइंट (NPDME) सक्षम करा पर्याय सक्षम करणे आवश्यक आहे.
   • PMA रुपांतरणासाठी एक PMA अनुकूलन प्रीसेट निवडा पॅरामीटर निवडा.
   • प्रारंभिक आणि सतत अनुकूलन पॅरामीटर्स लोड करण्यासाठी PMA अनुकूलन प्रीलोड वर क्लिक करा.
   • PMA कॉन्फिगरेशन पॅरामीटरची संख्या वापरून एकाधिक PMA कॉन्फिगरेशन सक्षम केल्यावर समर्थन करण्यासाठी PMA कॉन्फिगरेशनची संख्या निर्दिष्ट करा.
   • लोड किंवा संचयित करण्यासाठी PMA कॉन्फिगरेशन निवडा वापरून कोणते PMA कॉन्फिगरेशन लोड करायचे किंवा स्टोअर करायचे ते निवडा.
   • निवडलेल्या PMA कॉन्फिगरेशन सेटिंग्ज लोड करण्यासाठी निवडलेल्या PMA कॉन्फिगरेशनमधून लोड अनुकूलन क्लिक करा.
   • PMA अनुकूलन पॅरामीटर्सबद्दल अधिक माहितीसाठी, ई-टाइल पहा
     ट्रान्सीव्हर PHY वापरकर्ता मार्गदर्शक.
8. माजी वरampले डिझाईन टॅबवर, टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन पर्याय निवडा आणि हार्डवेअर एक्स जनरेट करण्यासाठी सिंथेसिस पर्याय निवडा.ampले डिझाइन.
   • टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस पर्यायांपैकी किमान एक निवडणे आवश्यक आहेampले डिझाइन Files.
9. व्युत्पन्न HDL स्वरूपासाठी, Verilog किंवा VHDL निवडा.
10. टार्गेट डेव्हलपमेंट किटसाठी योग्य पर्याय निवडा.
    • टीप: Intel Agilex 7 F-Series Transceiver SoC डेव्हलपमेंट किट पर्याय फक्त तेव्हाच उपलब्ध असतो जेव्हा तुमचा प्रकल्प AGFA7 किंवा AGFA012 ने सुरू होणारे Intel Agilex 014 डिव्हाइस नाव निर्दिष्ट करते. जेव्हा तुम्ही डेव्हलपमेंट किट पर्याय निवडता, तेव्हा पिन असाइनमेंट Intel Agilex 7 डेव्हलपमेंट किट डिव्हाइस भाग क्रमांक AGFB014R24A2E2V नुसार सेट केल्या जातात आणि तुमच्या निवडलेल्या डिव्हाइसपेक्षा भिन्न असू शकतात. तुम्ही वेगळ्या PCB वर हार्डवेअरवर डिझाइनची चाचणी घेण्याचा विचार करत असल्यास, None पर्याय निवडा आणि .qsf मध्ये योग्य पिन असाइनमेंट करा. file.
11. जनरेट एक्स वर क्लिक कराampले डिझाइन. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
12. जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्ट्समधील नाव (uflex_ilk_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराample निर्देशिका नाव.
13. ओके क्लिक करा.

संबंधित माहिती

• Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• ई-टाइल ट्रान्सीव्हर PHY वापरकर्ता मार्गदर्शक

डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच
इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड व्हेरिएशन्स आणि इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन एक्ससाठी उच्च स्तरीय ब्लॉकampe-टाइल PAM4 मोड व्हेरिएशनसाठी उच्च स्तरीय ब्लॉक सिम्युलेशन टेस्टबेंचचे ब्लॉक डायग्राम.
आकृती 8. कार्यपद्धती

टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:

1. कमांड प्रॉम्प्टवर, testbench सिम्युलेशन निर्देशिकेत बदला. निर्देशिका आहेample_installation_dir>/उदाample_design/ Intel Agilex 7 उपकरणांसाठी testbench.
2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. तुमच्या स्क्रिप्टने सिम्युलेशन पूर्ण झाल्यानंतर SOP आणि EOP संख्या जुळत असल्याचे तपासले पाहिजे. टेबलचा संदर्भ घ्या सिम्युलेशन चालवण्यासाठी पायऱ्या.

तक्ता 4. सिम्युलेशन रन करण्यासाठी पायऱ्या

सिम्युलेटर	सूचना
मॉडेलसिम SE किंवा QuestaSim	कमांड लाइनमध्ये, -do vlog_pro.do टाइप करा तुम्ही मॉडेलसिम GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, vsim -c -do vlog_pro.do टाइप करा
VCS	कमांड लाइनमध्ये, sh vcstest.sh टाइप करा
एक्सेलियम	कमांड लाइनमध्ये, sh xcelium.sh टाइप करा

परिणामांचे विश्लेषण करा. यशस्वी सिम्युलेशन पॅकेट पाठवते आणि प्राप्त करते आणि "चाचणी उत्तीर्ण" दर्शवते.
डिझाइनसाठी टेस्टबेंच माजीample खालील कार्ये पूर्ण करते:

• इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी इन्स्टंट करते.
• PHY स्थिती मुद्रित करते.
• मेटाफ्रेम सिंक्रोनाइझेशन (SYNC_LOCK) आणि शब्द (ब्लॉक) सीमा (WORD_LOCK) तपासते.
• वैयक्तिक लेन लॉक आणि संरेखित होण्याची प्रतीक्षा करते.
• पॅकेट्स पाठवणे सुरू होते.
• पॅकेट आकडेवारी तपासते:
  • CRC24 त्रुटी
  • SOPs
  • EOPs

खालील एसample आउटपुट इंटरलेकन मोडमध्ये यशस्वी सिम्युलेशन चाचणीचे वर्णन करते:

टीप: इंटरलेकन डिझाइन माजीample simulation testbench 100 पॅकेट पाठवते आणि 100 पॅकेट प्राप्त करते. खालील एसample आउटपुट इंटरलेकन लुक-साइड मोडमध्ये यशस्वी सिम्युलेशन चाचणीचे वर्णन करते:

टीप: पॅकेट्सची संख्या (SOPs आणि EOPs) इंटरलेकन लुकसाइड डिझाइनमध्ये प्रत्येक लेनमध्ये बदलतेampले सिम्युलेशन एसample आउटपुट.
संबंधित माहिती
हार्डवेअर डिझाइन उदाample घटक पृष्ठ 6 वर

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le
आकृती 9. कार्यपद्धती

हार्डवेअर एक्स वर प्रात्यक्षिक चाचणी संकलित करण्यासाठी आणि चालविण्यासाठीampडिझाइनसाठी, या चरणांचे अनुसरण करा:

1. हार्डवेअर उदा याची खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
2. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडाample_installation_dir>/उदाample_design/quartus/ उदाample_design.qpf>.
3. प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
4. यशस्वी संकलनानंतर .sof file तुमच्या निर्दिष्ट निर्देशिकेत उपलब्ध आहे. हार्डवेअर एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल Agilex 7 डिव्हाइसवर le डिझाइन:
   • a Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट होस्ट संगणकाशी कनेक्ट करा.
   • b क्लॉक कंट्रोल ऍप्लिकेशन लाँच करा, जो डेव्हलपमेंट किटचा भाग आहे आणि डिझाइन एक्ससाठी नवीन फ्रिक्वेन्सी सेट कराampले खाली घड्याळ नियंत्रण अनुप्रयोगात वारंवारता सेटिंग आहे:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- तुमच्या डिझाइनच्या गरजेनुसार pll_ref_clk(1) च्या मूल्यावर सेट करा.
   • c टूल्स मेनूवर, प्रोग्रामर क्लिक करा.
   • d प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
   • e प्रोग्रामिंग डिव्हाइस निवडा.
   • f Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट निवडा आणि जोडा ज्यावर तुमचे इंटेल क्वार्टस प्राइम सेशन कनेक्ट होऊ शकते.
   • g मोड J वर सेट केल्याची खात्री कराTAG.
   • h Intel Agilex 7 डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
   • i तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
   • j प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.
   • k प्रारंभ क्लिक करा.

संबंधित माहिती

• पृष्ठ 0 वर इंटेल FPGA डिव्हाइसेसचे प्रोग्रामिंग
• सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग
• Intel Agilex 7 F-Series Transceiver-SoC डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक

हार्डवेअर डिझाइनची चाचणी करणे उदाample
तुम्ही इंटरलेकन (दुसरी पिढी) इंटेल एफपीजीए आयपी कोर डिझाइन संकलित केल्यानंतरample आणि तुमचे डिव्‍हाइस कॉन्फिगर करा, तुम्‍ही IP कोर आणि त्‍याच्‍या एम्‍बेडेड नेटिव्ह PHY IP कोर रजिस्‍टर प्रोग्राम करण्‍यासाठी सिस्‍टम कन्सोल वापरू शकता.

सिस्टम कन्सोल आणण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी या चरणांचे अनुसरण कराampले:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये, टूल्स मेनूवर, सिस्टम डीबगिंग टूल्स ➤ सिस्टम कन्सोलवर क्लिक करा.
2. मध्ये बदलाample_installation_dir>उदाample_design/ hwtest निर्देशिका.
3. J शी कनेक्शन उघडण्यासाठीTAG master, खालील आदेश टाइप करा: source sysconsole_testbench.tcl
4. तुम्ही खालील डिझाईन एक्स सह अंतर्गत सीरियल लूपबॅक मोड चालू करू शकताample आज्ञा:
   • a stat: सामान्य स्थिती माहिती मुद्रित करते.
   • b sys_reset: सिस्टम रीसेट करते.
   • c loop_on: अंतर्गत सीरियल लूपबॅक चालू करते.
   • d run_example_design: डिझाइन चालवते exampले
   • टीप: रन_एक्सच्या आधी तुम्ही loop_on कमांड चालवावीample_design आदेश. रन_एक्सample_design खालील आदेश एका क्रमाने चालवते: sys_reset->stat->gen_on->stat->gen_off.
   • टीप: जेव्हा तुम्ही सक्षम अनुकूलन लोड सॉफ्ट IP पर्याय निवडता, तेव्हा run_example_design कमांड रन_लोड_पीएमए_कॉन्फिगरेशन कमांड चालवून RX बाजूला प्रारंभिक अनुकूलन कॅलिब्रेशन करते.
5. तुम्ही खालील डिझाईन सह अंतर्गत सीरियल लूपबॅक मोड बंद करू शकताampआज्ञा:
   • a loop_off: अंतर्गत सीरियल लूपबॅक बंद करते.
6. तुम्ही खालील अतिरिक्त डिझाईन उदा सह IP कोर प्रोग्राम करू शकताample आज्ञा:
   • a gen_on: पॅकेट जनरेटर सक्षम करते.
   • b gen_off: पॅकेट जनरेटर अक्षम करते.
   • c run_test_loop: साठी चाचणी चालवते ई-टाइल NRZ आणि PAM4 भिन्नतेसाठी वेळा.
   • d clear_err: सर्व चिकट त्रुटी बिट्स साफ करते.
   • e सेट_टेस्ट_मोड : विशिष्ट मोडमध्ये चालविण्यासाठी चाचणी सेट करते.
   • f get_test_mode: वर्तमान चाचणी मोड मुद्रित करते.
   • g set_burst_size : बर्स्टचा आकार बाइट्समध्ये सेट करतो.
   • h get_burst_size: बर्स्ट आकाराची माहिती प्रिंट करते.

यशस्वी चाचणी HW_TEST:PASS संदेश प्रिंट करते. चाचणी रनसाठी उत्तीर्ण होण्याचे निकष खाली दिले आहेत:

• CRC32, CRC24 आणि तपासकांसाठी कोणत्याही त्रुटी नाहीत.
• प्रसारित एसओपी आणि ईओपी प्राप्त झालेल्यांशी जुळले पाहिजेत.

खालील एसample आउटपुट इंटरलेकन मोडमध्ये यशस्वी चाचणीचे वर्णन करते:

यशस्वी चाचणी HW_TEST : PASS संदेश प्रिंट करते. चाचणी रनसाठी उत्तीर्ण होण्याचे निकष खाली दिले आहेत:

• CRC32, CRC24 आणि तपासकांसाठी कोणत्याही त्रुटी नाहीत.
• प्रसारित एसओपी आणि ईओपी प्राप्त झालेल्यांशी जुळले पाहिजेत.

खालील एसample आउटपुट इंटरलेकन लुकसाइड मोडमध्ये यशस्वी चाचणीचे वर्णन करते:

डिझाईन माजीample वर्णन

डिझाइन माजीample इंटरलेकन आयपी कोरची कार्यक्षमता दाखवते.

संबंधित माहिती
इंटरलेकन (दुसरी पिढी) FPGA IP वापरकर्ता मार्गदर्शक

डिझाईन माजीample वर्तन
हार्डवेअरमधील डिझाइनची चाचणी घेण्यासाठी, सिस्टम कन्सोलमध्ये खालील आदेश टाइप करा:

1. सेटअप स्त्रोत file:
   • % स्त्रोतample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. चाचणी चालवा:
   • % run_example_design
3. इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाample खालील चरण पूर्ण करते:
   • a इंटरलेकन (2 रा जनरेशन) आयपी रीसेट करते.
   • b इंटरलेकन (दुसरी पिढी) आयपी अंतर्गत लूपबॅक मोडमध्ये कॉन्फिगर करते.
   • c आयपी कोरच्या TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसला पेलोडमधील पूर्वनिर्धारित डेटासह इंटरलेकन पॅकेटचा प्रवाह पाठवते.
   • d प्राप्त पॅकेट तपासतो आणि स्थितीचा अहवाल देतो. पॅकेट चेकर हार्डवेअर डिझाइनमध्ये समाविष्ट आहेample खालील मूलभूत पॅकेट तपासणी क्षमता प्रदान करते:
     • हस्तांतरित पॅकेट क्रम योग्य आहे हे तपासते.
     • डेटा प्रसारित आणि प्राप्त होत असताना पॅकेटची सुरूवात (SOP) आणि पॅकेटची समाप्ती (EOP) संख्या संरेखित केली जाते हे सुनिश्चित करून प्राप्त डेटा अपेक्षित मूल्यांशी जुळतो हे तपासते.

इंटरफेस सिग्नल
तक्ता 5. डिझाईन माजीampले इंटरफेस सिग्नल

पोर्ट नाव	दिशा	रुंदी (बिट्स)	वर्णन
mgmt_clk	इनपुट	1	सिस्टम घड्याळ इनपुट. घड्याळ वारंवारता 100 MHz असणे आवश्यक आहे.
pll_ref_clk / pll_ref_clk[1:0](2)	इनपुट	1/2	ट्रान्सीव्हर संदर्भ घड्याळ. RX CDR PLL चालवतो.
चालू ठेवले…

पोर्ट नाव	दिशा	रुंदी (बिट्स)	वर्णन
			pll_ref_clk[1] तुम्ही सक्षम केल्यावरच उपलब्ध आहे न वापरलेले जतन करा टीप: PAM4 साठी ट्रान्सीव्हर चॅनेल ई-टाइल PAM4 मोडमधील पॅरामीटर IP भिन्नता.
rx_pin	इनपुट	लेनची संख्या	प्राप्तकर्ता SERDES डेटा पिन.
tx_pin	आउटपुट	लेनची संख्या	SERDES डेटा पिन प्रसारित करा.
rx_pin_n	इनपुट	लेनची संख्या	प्राप्तकर्ता SERDES डेटा पिन. हा सिग्नल फक्त ई-टाइल PAM4 मोड डिव्‍हाइस व्हेरिएशनमध्‍ये उपलब्‍ध आहे.
tx_pin_n	आउटपुट	लेनची संख्या	SERDES डेटा पिन प्रसारित करा. हा सिग्नल फक्त ई-टाइल PAM4 मोड डिव्‍हाइस व्हेरिएशनमध्‍ये उपलब्‍ध आहे.
mac_clk_pll_ref	इनपुट	1	हा सिग्नल PLL द्वारे चालविला गेला पाहिजे आणि त्याच घड्याळ स्त्रोताचा वापर केला पाहिजे जो pll_ref_clk चालवतो. हा सिग्नल फक्त ई-टाइल PAM4 मोड डिव्‍हाइस व्हेरिएशनमध्‍ये उपलब्‍ध आहे.
usr_pb_reset_n	इनपुट	1	सिस्टम रीसेट.

संबंधित माहिती
इंटरफेस सिग्नल

नकाशा नोंदणी करा
टीप: • डिझाइन उदाample रजिस्टर पत्ता 0x20** ने सुरू होतो तर इंटरलेकन IP कोर रजिस्टर पत्ता 0x10** ने सुरू होतो.

• प्रवेश कोड: RO—रीड ओन्ली, आणि RW—वाचा/लिहा.
• सिस्टम कन्सोल डिझाईन वाचतेample नोंदणी करते आणि स्क्रीनवर चाचणी स्थितीचा अहवाल देते.

तक्ता 6. डिझाईन माजीample नोंदणी नकाशा इंटरलेकन डिझाइन उदाample

ऑफसेट	नाव	प्रवेश	वर्णन
8'h00	राखीव
8'h01	राखीव
8'h02	सिस्टम पीएलएल रीसेट	RO	खालील बिट्स सिस्टम पीएलएल रीसेट विनंती दर्शवतात आणि मूल्य सक्षम करतात: • बिट [0] – sys_pll_rst_req • बिट [१] – sys_pll_rst_en
8'h03	RX लेन संरेखित	RO	RX लेन संरेखन सूचित करते.
8'h04	WORD लॉक केले	RO	[NUM_LANES–1:0] – शब्द (ब्लॉक) सीमा ओळख.
चालू ठेवले…

जेव्हा तुम्ही PAM4 पॅरामीटरसाठी न वापरलेले ट्रान्सीव्हर चॅनेल जतन करा सक्षम करता, तेव्हा न वापरलेले PAM4 स्लेव्ह चॅनेल जतन करण्यासाठी अतिरिक्त संदर्भ घड्याळ पोर्ट जोडला जातो.

ऑफसेट	नाव	प्रवेश	वर्णन
8'h05	सिंक लॉक केले	RO	[NUM_LANES–1:0] – मेटाफ्रेम सिंक्रोनाइझेशन.
8'h06 - 8'h09	CRC32 त्रुटी संख्या	RO	CRC32 त्रुटी संख्या दर्शवते.
8'h0A	CRC24 त्रुटी संख्या	RO	CRC24 त्रुटी संख्या दर्शवते.
8'h0B	ओव्हरफ्लो/अंडरफ्लो सिग्नल	RO	खालील बिट्स सूचित करतात: • बिट [३] – TX अंडरफ्लो सिग्नल • बिट [२] – TX ओव्हरफ्लो सिग्नल • बिट [१] – RX ओव्हरफ्लो सिग्नल
8'h0C	SOP संख्या	RO	SOP ची संख्या दर्शवते.
8'h0D	EOP संख्या	RO	EOP ची संख्या दर्शवते
8'h0E	त्रुटी मोजणे	RO	खालील त्रुटींची संख्या दर्शवते: • लेन संरेखन गमावणे • बेकायदेशीर नियंत्रण शब्द • बेकायदेशीर फ्रेमिंग नमुना • गहाळ SOP किंवा EOP निर्देशक
8'h0F	पाठवा_डेटा_mm_clk	RW	जनरेटर सिग्नल सक्षम करण्यासाठी 1 ते बिट [0] लिहा.
8'h10	तपासक त्रुटी		तपासक त्रुटी दर्शवते. (SOP डेटा त्रुटी, चॅनल क्रमांक त्रुटी आणि PLD डेटा त्रुटी)
8'h11	सिस्टम पीएलएल लॉक	RO	बिट [0] पीएलएल लॉक संकेत दर्शवते.
8'h14	TX SOP संख्या	RO	पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या एसओपीची संख्या दर्शवते.
8'h15	TX EOP संख्या	RO	पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या ईओपीची संख्या दर्शवते.
8'h16	सतत पॅकेट	RW	सतत पॅकेट सक्षम करण्यासाठी 1 ते बिट [0] लिहा.
8'h39	ECC त्रुटी संख्या	RO	ECC त्रुटींची संख्या दर्शवते.
8'h40	ECC ने त्रुटी संख्या दुरुस्त केली	RO	दुरुस्त केलेल्या ECC त्रुटींची संख्या दर्शवते.

डिझाईन माजीample नोंदणी नकाशा इंटरलेकन लुक-साइड डिझाइन उदाample
तुम्ही डिझाईन तयार करता तेव्हा हा रजिस्टर नकाशा वापराample सह इंटरलेकन लुक-साइड मोड पॅरामीटर सक्षम करा.

ऑफसेट	नाव	प्रवेश	वर्णन
8'h00	राखीव
8'h01	काउंटर रीसेट	RO	TX आणि RX काउंटर समान बिट साफ करण्यासाठी 1 ते बिट [0] लिहा.
8'h02	सिस्टम पीएलएल रीसेट	RO	खालील बिट्स सिस्टम पीएलएल रीसेट विनंती दर्शवतात आणि मूल्य सक्षम करतात: • बिट [0] – sys_pll_rst_req • बिट [१] – sys_pll_rst_en
8'h03	RX लेन संरेखित	RO	RX लेन संरेखन सूचित करते.
8'h04	WORD लॉक केले	RO	[NUM_LANES–1:0] – शब्द (ब्लॉक) सीमा ओळख.
8'h05	सिंक लॉक केले	RO	[NUM_LANES–1:0] – मेटाफ्रेम सिंक्रोनाइझेशन.
8'h06 - 8'h09	CRC32 त्रुटी संख्या	RO	CRC32 त्रुटी संख्या दर्शवते.
8'h0A	CRC24 त्रुटी संख्या	RO	CRC24 त्रुटी संख्या दर्शवते.
चालू ठेवले…

ऑफसेट	नाव	प्रवेश	वर्णन
8'h0B	राखीव
8'h0C	SOP संख्या	RO	SOP ची संख्या दर्शवते.
8'h0D	EOP संख्या	RO	EOP ची संख्या दर्शवते
8'h0E	त्रुटी मोजणे	RO	खालील त्रुटींची संख्या दर्शवते: • लेन संरेखन गमावणे • बेकायदेशीर नियंत्रण शब्द • बेकायदेशीर फ्रेमिंग नमुना • गहाळ SOP किंवा EOP निर्देशक
8'h0F	पाठवा_डेटा_mm_clk	RW	जनरेटर सिग्नल सक्षम करण्यासाठी 1 ते बिट [0] लिहा.
8'h10	तपासक त्रुटी	RO	तपासक त्रुटी दर्शवते. (SOP डेटा त्रुटी, चॅनल क्रमांक त्रुटी आणि PLD डेटा त्रुटी)
8'h11	सिस्टम पीएलएल लॉक	RO	बिट [0] पीएलएल लॉक संकेत दर्शवते.
8'h13	विलंब संख्या	RO	विलंबाची संख्या दर्शवते.
8'h14	TX SOP संख्या	RO	पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या एसओपीची संख्या दर्शवते.
8'h15	TX EOP संख्या	RO	पॅकेट जनरेटरद्वारे व्युत्पन्न केलेल्या ईओपीची संख्या दर्शवते.
8'h16	सतत पॅकेट	RO	सतत पॅकेट सक्षम करण्यासाठी 1 ते बिट [0] लिहा.
8'h17	TX आणि RX काउंटर समान	RW	TX आणि RX काउंटर समान असल्याचे दर्शवते.
8'h23	विलंब सक्षम करा	WO	विलंब मापन सक्षम करण्यासाठी 1 ते बिट [0] लिहा.
8'h24	लेटन्सी तयार	RO	विलंब मापन तयार असल्याचे सूचित करते.

इंटरलेकन (दुसरी पिढी) इंटेल एजिलेक्स 2 एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

• या वापरकर्ता मार्गदर्शकाच्या नवीनतम आणि मागील आवृत्त्यांसाठी, इंटरलेकन (2रा
• जनरेशन) Intel Agilex 7 FPGA IP Design Example वापरकर्ता मार्गदर्शक HTML आवृत्ती. आवृत्ती निवडा आणि डाउनलोड वर क्लिक करा. IP किंवा सॉफ्टवेअर आवृत्ती सूचीबद्ध नसल्यास, मागील IP किंवा सॉफ्टवेअर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.
• IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, आयपी कोरमध्ये नवीन आयपी आवृत्ती योजना आहे.

इंटरलेकन (दुसरी पिढी) Intel Agilex 2 FPGA IP Design Ex साठी दस्तऐवज पुनरावृत्ती इतिहासampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
2023.06.26	23.2	21.1.1	• संश्लेषण आणि सिम्युलेशन मॉडेलसाठी VHDL समर्थन जोडले. • उत्पादनाचे कुटुंब नाव “Intel Agilex 7” वर अपडेट केले.
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC डेव्हलपमेंट किटसाठी उपकरण OPN दुरुस्त केले.
2021.10.04	21.3	20.0.1	• QuestaSim सिम्युलेटरसाठी समर्थन जोडले. • NCSim सिम्युलेटरसाठी समर्थन काढून टाकले.
2021.02.24	20.4	20.0.1	• विभागात PAM4 साठी न वापरलेले ट्रान्सीव्हर चॅनल जतन करण्याबद्दल माहिती जोडली: हार्डवेअर डिझाइन उदाample घटक. • विभागामध्ये pll_ref_clk[1] सिग्नल वर्णन जोडले: इंटरफेस सिग्नल.
2020.12.14	20.4	20.0.0	• अद्यतनित एसampविभागातील इंटरलेकन मोड आणि इंटरलेकन लुक-साइड मोडसाठी हार्डवेअर चाचणी आउटपुट हार्डवेअर डिझाइनची चाचणी करणे उदाample. • इंटरलेकन लुक-साइड डिझाइनसाठी अद्यतनित केलेला रजिस्टर नकाशाampविभागातील ले नकाशा नोंदणी करा. • विभागात यशस्वी हार्डवेअर चाचणीसाठी उत्तीर्ण निकष जोडले हार्डवेअर डिझाइनची चाचणी करणे उदाample.
2020.10.16	20.2	19.3.0	मध्ये RX बाजूला प्रारंभिक अनुकूलन कॅलिब्रेशन चालविण्यासाठी योग्य आदेश हार्डवेअर डिझाइनची चाचणी करणे उदाample विभाग
2020.06.22	20.2	19.3.0	• डिझाइन माजीample इंटरलेकन लुक-साइड मोडसाठी उपलब्ध आहे. • डिझाइनची हार्डवेअर चाचणी उदाample इंटेल एजिलेक्स उपकरण भिन्नतेसाठी उपलब्ध आहे. • जोडले आकृती: इंटरलेकन (दुसरी पिढी) डिझाइनसाठी उच्च-स्तरीय ब्लॉक आकृती उदाample. • खालील विभाग अपडेट केले: —   हार्डवेअर आणि सॉफ्टवेअर आवश्यकता —   निर्देशिका संरचना • इंटरलेकन लुक-साइड संबंधित अपडेट समाविष्ट करण्यासाठी खालील आकडे सुधारित केले: —   आकृती: इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती —   आकृती: इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल PAM4 मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती • अद्यतनित आकृती: आयपी पॅरामीटर एडिटर.
चालू ठेवले…

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	आयपी आवृत्ती	बदल
			• विभागातील घड्याळ नियंत्रण अनुप्रयोगामध्ये वारंवारता सेटिंग्जबद्दल माहिती जोडली डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le. • खालील विभागांमध्ये इंटरलेकन लुकसाठी चाचणी रन आउटपुट जोडले: —   डिझाइनचे अनुकरण करणे उदाampले टेस्टबेंच —   हार्डवेअर डिझाइनची चाचणी करणे उदाample • मध्ये खालील नवीन सिग्नल जोडले इंटरफेस सिग्नल विभाग: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • इंटरलेकन लुक-साइड डिझाईनसाठी जोडलेला रजिस्टर नकाशाampले इन विभाग: नोंदणी नकाशा.
2019.09.30	19.3	19.2.1	clk100 काढले. mgmt_clk खालील प्रमाणे IO PLL साठी संदर्भ घड्याळ म्हणून काम करते: •    आकृती: इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल एनआरझेड मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती. •    आकृती: इंटरलेकन (दुसरी पिढी) हार्डवेअर डिझाइन उदाampई-टाइल PAM4 मोड भिन्नतेसाठी उच्च स्तरीय ब्लॉक आकृती.
2019.07.01	19.2	19.2	प्रारंभिक प्रकाशन.

इंटरलेकन (दुसरी पिढी) इंटेल Agilex® 2 FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

कागदपत्रे / संसाधने

इंटेल इंटरलेकन दुसरी जनरेशन एजिलेक्स 2 एफपीजीए आयपी डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक इंटरलेकन 2 रा जनरेशन एजिलेक्स 7 एफपीजीए आयपी डिझाइन उदाample, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP डिझाइन उदाampले, आयपी डिझाइन उदाampले, डिझाइन उदाample

संदर्भ

• वापरकर्ता मॅन्युअल