Intel FPGAs साठी DSP बिल्डर
उत्पादन माहिती
या उत्पादनाला इंटेल एफपीजीएसाठी डीएसपी बिल्डर असे म्हणतात. हे एक सॉफ्टवेअर टूल आहे जे वापरकर्त्यांना इंटेल एफपीजीएवर डिजिटल सिग्नल प्रोसेसिंग (डीएसपी) अल्गोरिदम डिझाइन आणि अंमलात आणण्याची परवानगी देते. हे टूल एक ग्राफिकल इंटरफेस प्रदान करते जे मॅथवर्क्स मॅटलॅब आणि सिमुलिंक टूलसह एकत्रित होते, जे वापरकर्त्यांना ब्लॉक डायग्राम दृष्टिकोन वापरून डीएसपी सिस्टम डिझाइन करण्याची परवानगी देते. या टूलमध्ये वेगवेगळ्या आवृत्त्या आहेत, ज्याची नवीनतम आवृत्ती २२.४ आहे. उत्पादनात अनेक पुनरावृत्ती झाल्या आहेत, प्रत्येक पुनरावृत्तीमध्ये नवीन वैशिष्ट्ये, बग फिक्स आणि सुधारणा सादर केल्या आहेत. पुनरावृत्ती इतिहास सारणी प्रत्येक आवृत्तीमध्ये केलेल्या बदलांचा सारांश प्रदान करते. उत्पादनात दोन ब्लॉकसेट आवृत्त्या आहेत: मानक ब्लॉकसेट आणि प्रगत ब्लॉकसेट. मानक ब्लॉकसेट इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशनसाठी उपलब्ध आहे, तर प्रगत ब्लॉकसेट इंटेल क्वार्टस प्राइम प्रो एडिशन आणि इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन दोन्हीसाठी उपलब्ध आहे. उत्पादनात सिस्टम आवश्यकता आहेत ज्या योग्य स्थापना आणि वापरासाठी पूर्ण करणे आवश्यक आहे. त्यासाठी मॅथवर्क्स मॅटलॅब आणि सिमुलिंक टूलची किमान एक आवृत्ती आवश्यक आहे, ज्यामध्ये मॅटलॅबच्या ६४-बिट आवृत्त्यांसाठी समर्थन आहे. इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्ती वापरल्या जाणाऱ्या इंटेल FPGA साठी DSP बिल्डरच्या आवृत्तीशी जुळली पाहिजे. प्रगत ब्लॉकसेट सर्व ऑपरेशन्ससाठी सिमुलिंक फिक्स्ड-पॉइंट प्रकार वापरतो आणि सिमुलिंक फिक्स्ड पॉइंटच्या परवानाकृत आवृत्त्या आवश्यक आहेत. अतिरिक्त कार्यक्षमतेसाठी इंटेल DSP सिस्टम टूलबॉक्स आणि कम्युनिकेशन्स सिस्टम टूलबॉक्सची देखील शिफारस करते.
उत्पादन वापर सूचना
- तुमच्या वर्कस्टेशनवर मॅथवर्क्स मॅटलॅब आणि सिम्युलिंक टूलची सुसंगत आवृत्ती स्थापित केलेली असल्याची खात्री करा. हे टूल फक्त मॅटलॅबच्या 64-बिट आवृत्त्यांना समर्थन देते.
- तुमच्याकडे इंटेल क्वार्टस प्राइम सॉफ्टवेअरची योग्य आवृत्ती स्थापित केलेली असल्याची खात्री करा. आवृत्ती तुम्ही वापरत असलेल्या इंटेल एफपीजीएसाठी डीएसपी बिल्डरच्या आवृत्तीशी जुळली पाहिजे.
- इंटेल एफपीजीएसाठी डीएसपी बिल्डर लाँच करा आणि ग्राफिकल इंटरफेस उघडा.
- टूलने दिलेल्या ब्लॉक डायग्राम दृष्टिकोनाचा वापर करून तुमची डीएसपी सिस्टम डिझाइन करा. तुमचा इच्छित अल्गोरिथम तयार करण्यासाठी उपलब्ध ब्लॉक्स आणि वैशिष्ट्यांचा वापर करा.
- ॲडव्हान घ्याtagतुमच्या डिझाइनमधील सर्व ऑपरेशन्ससाठी सिम्युलिंक फिक्स्ड-पॉइंट प्रकारांपैकी एक. तुमच्याकडे सिम्युलिंक फिक्स्ड पॉइंटसाठी आवश्यक परवाने असल्याची खात्री करा.
- जर तुम्हाला अतिरिक्त कार्यक्षमता हवी असेल, तर इंटेलने शिफारस केलेले डीएसपी सिस्टम टूलबॉक्स आणि कम्युनिकेशन्स सिस्टम टूलबॉक्स वापरण्याचा विचार करा.
- एकदा तुमची रचना पूर्ण झाली की, तुम्ही आवश्यक ते निर्माण करू शकता fileइंटेल एफपीजीए प्रोग्रामिंगसाठी एस.
या वापराच्या सूचनांचे पालन करून, तुम्ही इंटेल एफपीजीएसाठी डीएसपी बिल्डर वापरून इंटेल एफपीजीएवर डीएसपी अल्गोरिदम प्रभावीपणे डिझाइन आणि अंमलात आणू शकाल.
Intel® FPGAs रिलीज नोट्ससाठी DSP बिल्डर
संबंधित माहिती
- नॉलेज बेस
- सॉफ्टवेअर स्थापना आणि परवाना
एर्राटा
एर्राटा म्हणजे कार्यात्मक दोष किंवा त्रुटी, ज्यामुळे उत्पादन प्रकाशित स्पेसिफिकेशनपासून विचलित होऊ शकते. दस्तऐवजीकरण समस्यांमध्ये चुका, अस्पष्ट वर्णने किंवा सध्याच्या प्रकाशित स्पेसिफिकेशन किंवा उत्पादन दस्तऐवजांमधील वगळणे यांचा समावेश होतो.
एरटाच्या संपूर्ण माहितीसाठी आणि एरटामुळे प्रभावित झालेल्या आवृत्त्यांसाठी, इंटेल® च्या नॉलेज बेस पेजचा संदर्भ घ्या. webसाइट
संबंधित माहिती
नॉलेज बेस
इंटेल एफपीजीएसाठी डीएसपी बिल्डर प्रगत ब्लॉकसेट पुनरावृत्ती इतिहास
| आवृत्ती | तारीख | वर्णन |
| 22.4 | 2022.12.12 | जोडले मॅट्रिक्स गुणाकार इंजिन डिझाइन उदाampले |
| 22.3 | 2022.09.30 | • सुधारित कामगिरी:
— DSP बिल्डर आता FP16 आणि Bfloat16 साठी FP DSP ब्लॉक वापरतो, योग्यरित्या गोलाकार, ॲड, उप or अ‍ॅडसब इंटेल अ‍ॅजिलेक्स उपकरणांवर — डीएसपी बिल्डर ब्लॉकसेटमध्ये एक्सपोनेन्शियल आणि नॅचरल लॉगसाठी डीएसपी हेवी आणि डीएसपी लाईट आर्किटेक्चर्समध्ये प्रवेश प्रदान केला. — दोन कमी-परिशुद्धता असलेल्या FP फॉरमॅटसाठी सुधारित FP FFT लॉजिक वापर: FP16 आणि FP19. • प्लॅटफॉर्म डिझायनरमध्ये इतर आयपीसह डीएसपी बिल्डर डिझाइनचे सुधारित एकत्रीकरण. — डीएसपी बिल्डर अनरोल करत नाही परंतु (पर्यायी) जटिल सिग्नलच्या वेक्टरना एकाच कंड्युट एंटिटी म्हणून एकत्र ठेवतो. — तुम्ही कंड्युटला कस्टम रोल देखील नियुक्त करू शकता. डीएसपी बिल्डर इंटरफेसला डीएसपी बिल्डर मॉडेल नावाने प्रीफिक्स करून अनन्य नावांसह अनेक कंड्युट स्वयंचलितपणे नियुक्त करतो. • चे डीफॉल्ट कॉन्फिगरेशन सुधारले FFT FFT पॅरामीटर्स बदलताना त्रुटी कमी करण्यासाठी ब्लॉक्स. • अंतर्गत स्थिती रीसेट करण्यासाठी पर्याय प्रदान केला आहे एफआयआर उबदार रीसेट दरम्यान ब्लॉक करा. • डीएसपी बिल्डर डिझाइनमध्ये सपोर्ट असलेले सिमुलिंक ब्लॉक्स असलेली लायब्ररी जोडली. |
| 22.2 | 2022.03.30 | अंतर्गत पुनरावृत्ती संख्या कमी केली कॉर्डिक संसाधनांचा वापर कमी करण्यासाठी आणि अचूकता वाढवण्यासाठी ब्लॉक करा. |
| चालू ठेवले… | ||
| आवृत्ती | तारीख | वर्णन |
| 22.1 | 2022.06.30 | • मध्ये विलंब अहवाल जोडला GPIO ब्लॉक करा (वरील विलंब अहवालासारखेच) चॅनल आयओ
ब्लॉक्स). • एकामागून एक हायब्रिड जोडले व्हीएफएफटी ब्लॉक, जो FFT पाइपलाइन फ्लश न करता FFT आकार बदलतो तेव्हा डेटाच्या सतत स्ट्रीमिंगला समर्थन देतो. • DSP बिल्डर अॅडव्हान्स्ड प्रो मध्ये इंटेल सायक्लोन १० एलपी, इंटेल मॅक्स १०, सायक्लोन आयव्ही ई+जीएक्स साठी सपोर्ट जोडला. तुम्हाला जनरेट केलेले आरटीएल इंटेल क्वार्टस स्टँड एडिशनसह कंपाईल करावे लागेल. • वाचन-प्रवेश नियंत्रण यंत्रणा वाढवली शेअर्डमेम्स ब्लॉक • रूपांतरित करून सुधारित डीएसपी ब्लॉक पॅकिंग ॲड, उप, आणि मक्स गतिमान अ‍ॅडसब ब्लॉक |
| 21.4 | 2021.12.30 | जोडले AXI4StreamReceiver बद्दल आणि AXI4Streamट्रान्समीटर ला प्रवाहित लायब्ररी |
| 21.3 | 2021.09.30 | • यासह DFT लायब्ररी जोडली डीएफटी, पुनर्क्रमित कराब्लॉक करा, आणि पुन्हा क्रम लावाआणि स्केल करा ब्लॉक
• सायक्लोन व्ही डिव्हाइसेससाठी सपोर्ट जोडला • DSP बिल्डर मेमरी ब्लॉक्समध्ये अ‍ॅडव्हायझरी रीड अ‍ॅक्सेस (RA) नियंत्रणे जोडली. • एक सोपा बॅक-टू-बॅक FFT ब्लॉकसेट जोडला. • आवृत्ती-सुसंगत इंटेल क्वार्टस प्राइम इंस्टॉलेशनची आवश्यकता न पडता डीएसपी बिल्डर स्टँडअलोन इंस्टॉल करण्याची क्षमता वाढवली. |
| 21.1 | 2021.06.30 | • जोडले मर्यादित राज्य मशीन ब्लॉक आणि डिझाइन उदा.ampले
• MATLAB आवृत्तीसाठी अतिरिक्त समर्थन: R2020b |
| 20.1 | 2020.04.13 | मध्ये डिव्हाइस सिलेक्टर काढला डिव्हाइस पॅरामीटर्स पटल |
| 2019.09.01 | Intel Agilex® उपकरणांसाठी समर्थन जोडले. | |
| 19.1 | 2019.04.01 | • float16_m7 (bfloat) आणि float19_m10 या दोन नवीन फ्लोटिंग-पॉइंट प्रकारांसाठी समर्थन जोडले.
• अवलंबित विलंब वैशिष्ट्य जोडले. • FIFO बफर फिल-लेव्हल रिपोर्टिंग जोडले. |
| 18.1 | 2018.09.17 | • HDL आयात जोडले.
• C++ सॉफ्टवेअर मॉडेल जोडले. |
| 18.0 | 2018.05.08 | • डीएसपी बिल्डर डिझाइनच्या ऑटोमॅटिक रीसेट मिनिमायझेशनसाठी अतिरिक्त समर्थन. रीसेट मिनिमायझेशन डिझाइनमधील रजिस्टर्सचा किमान संच निश्चित करते ज्यासाठी रीसेट आवश्यक असते, त्याच वेळी डिझाइनची योग्य कार्यक्षमता राखते. डीएसपी बिल्डर रीसेट करत असलेल्या रजिस्टर्सची संख्या कमी केल्याने परिणामांची गुणवत्ता सुधारू शकते म्हणजेच कमी केलेले क्षेत्र आणि वाढलेले Fmax.
• बिट फील्डसाठी समर्थन जोडले शेअर्डमेम ब्लॉक. हे फील्ड विद्यमान बिट फील्ड सपोर्टशी समान कार्यक्षमता प्रदान करतात रेगफिल्ड आणि रेगआउट ब्लॉक • HDL इंपोर्टसाठी बीटा सपोर्ट जोडला गेला आहे, ज्यामध्ये VHDL किंवा Verilog HDL सिंथेसायझेबल डिझाइन्स DSP बिल्डर डिझाइनमध्ये समाविष्ट केले आहेत. त्यानंतर तुम्ही DSP बिल्डर सिमुलिंक घटकांसह आयात केलेल्या डिझाइनचे अनुकरण करू शकता. HDL इंपोर्टमध्ये किमान वापरकर्ता इंटरफेस समाविष्ट आहे, परंतु त्यासाठी काही मॅन्युअल सेटअप आवश्यक आहे. हे वैशिष्ट्य वापरण्यासाठी, तुम्हाला MathWorks HDL व्हेरिफायर टूलसाठी परवाना आवश्यक आहे. |
| 17.1 | 2017.11.06 | • सुपर-एस जोडलेample NCO डिझाइन माजीampले
• Intel Cyclone® 10 आणि Intel Stratix® 10 डिव्हाइसेससाठी अतिरिक्त समर्थन. • काढून टाकलेल्या घटना सिग्नल ब्लॉक • हटवलेला WYSIWYG पर्याय चालू आहे संश्लेषण माहिती ब्लॉक |
| 17.0 | 2017.05.05 | • इंटेल म्हणून पुनर्ब्रँड केले
• कालबाह्य सिग्नल ब्लॉक • गौशियन आणि रँडम नंबर जनरेटर डिझाइन जोडलेampलेस • व्हेरिएबल-साईज सुपर जोडलेampled FFT डिझाइन माजीample • जोडले हायब्रिड व्हीएफएफटी ब्लॉक • जोडले जनरलव्हीटीविडल आणि जनरलमल्टव्हीविडल ब्लॉक |
| 16.1 | 2016.11.10 | • LTE संदर्भ डिझाइनसाठी ४-चॅनेल २-अँटेना DUC आणि DDC जोडले.
• BFU_simple ब्लॉक जोडला • स्टँडर्ड आणि प्रो आवृत्त्या तयार केल्या. प्रो एरिया १० डिव्हाइसेसना सपोर्ट करते; स्टँडर्ड इतर सर्व फॅमिलींना सपोर्ट करते. • कालबाह्य केले सिग्नल ब्लॉक • DSP बिल्डर मेनूमध्ये Avalon-MM इंटरफेस सेटिंग्ज सेट करण्यासाठी कार्यक्षमता जोडली. |
| चालू ठेवले… | ||
| आवृत्ती | तारीख | वर्णन |
| 16.0 | 2016.05.02 | • पुनर्रचना केलेल्या ग्रंथालये
• MAX 10 डिव्हाइसेसवर फोल्डिंगचे सुधारित परिणाम • जोडलेले नवीन डिझाइन माजीampलेस: — गॉसियन रँडम नंबर जनरेटर — DUC_4C4T4R आणि DDC_4C4T4R LTE डिजिटल-अप आणि डाउन-रूपांतरण • नवीन FFT छाटणी धोरण जोडले: prune_to_widths() |
| 15.1 | 2015.11.11 | • कालबाह्य क्वार्टस II चालवा आणि मॉडेल्सिम चालवा ब्लॉक
• घड्याळ क्रॉसिंग सपोर्ट जोडला • पुन्हा कॉन्फिगर करण्यायोग्य FIR फिल्टर जोडले • सुधारित बस इंटरफेस: — सुधारित त्रुटी तपासणी आणि अहवाल देणे — सुधारित सिम्युलेशन अचूकता — सुधारित बस स्लेव्ह लॉजिक अंमलबजावणी — सुधारित घड्याळ क्रॉसिंग • काही Avalon-MM इंटरफेस बदलले आहेत. • नवीन ब्लॉक्स जोडले: — मूल्ये कॅप्चर करा — फॅनआउट — विराम द्या — वेक्टरफॅनआउट • जोडलेले IIR: पूर्ण-दर निश्चित-बिंदू आणि IIR: पूर्ण-दर फ्लोटिंग-बिंदू डेमो • ट्रान्समिट आणि रिसीव्ह मोडेम रेफरन्स डिझाइन जोडले. |
| 15.0 | 2015 मे | • SystemVerilog आउटपुटसाठी समर्थन जोडले.
• बाह्य आठवणींची लायब्ररी जोडली • जोडले बाह्य मेमरी ब्लॉक • नवीन जोडले दोन्ही पोर्टवर लिहिण्याची परवानगी द्या करण्यासाठी पॅरामीटर ड्युअलमेम ब्लॉक • बदललेले पॅरामीटर्स चालू एव्हलॉन एमएमएस स्लेव्ह सेटिंग्ज ब्लॉक |
| 14.1 | डिसेंबर २०२० | • Arria 10 हार्ड-फ्लोटिंग-पॉइंट ब्लॉक्ससाठी समर्थन जोडले
• BusStimulus आणि BusStimulus जोडलेFileमेमरी-मॅप केलेल्या रजिस्टर्स डिझाइनसाठी रीडर ब्लॉक्सampले • AvalonMMSlaveSettings ब्लॉक जोडला आणि डीएसपी बिल्डर > एव्हलॉन इंटरफेसेस > एव्हलॉन-एमएम स्लेव्ह मेनू पर्याय • नियंत्रण आणि सिग्नल ब्लॉकमधून बस पॅरामीटर्स काढून टाकले. • खालील डिझाइन काढून टाकले आहे जसे कीampलेस: — कलर स्पेस कन्व्हर्टर (रिसोर्स शेअरिंग फोल्डिंग) — अपडेटिंग गुणांकांसह इंटरपोलेटिंग एफआयआर फिल्टर — आदिम एफआयआर फिल्टर (संसाधन सामायिकरण फोल्डिंग) — सिंगल-एसtagई आयआयआर फिल्टर (रिसोर्स शेअरिंग फोल्डिंग) — तीन-एसtagई आयआयआर फिल्टर (रिसोर्स शेअरिंग फोल्डिंग) • सिस्टम-इन-द-लूप सपोर्ट जोडला • नवीन ब्लॉक्स जोडले: — फ्लोटिंग-पॉइंट क्लासिफायर — फ्लोटिंग-पॉइंट गुणाकार संचय — गणित ब्लॉकमध्ये कर्ण फंक्शन जोडले. • डिझाइन एक्स जोडलेampलेस: — कलर स्पेस कन्व्हर्टर — गुंतागुंतीचा एफआयआर — आदिम ब्लॉक्समधून कॉर्डिक — क्रेस्ट फॅक्टर रिडक्शन — फोल्डिंग एफआयआर — परिवर्तनीय पूर्णांक दर डेसिमेशन फिल्टर — वेक्टर सॉर्ट – अनुक्रमिक आणि पुनरावृत्ती |
| चालू ठेवले… | ||
| आवृत्ती | तारीख | वर्णन |
| • संदर्भ डिझाइन जोडले:
— क्रेस्ट फॅक्टर रिडक्शन — सिंथेसायझेबल टेस्टबेंचसह डायरेक्ट आरएफ — डायनॅमिक डेसीमेशन फिल्टर — रिकॉन्फिगर करण्यायोग्य डेसिमेशन फिल्टर — परिवर्तनीय पूर्णांक दर डेसिमेशन फिल्टर • रिसोर्स शेअरिंग फोल्डर काढून टाकले • अपडेट केलेले ALU फोल्डर |
||
| 14.0 | जून २०२४ | • MAX 10 FPGA साठी समर्थन जोडले.
• सायक्लोन III आणि स्ट्रॅटिक्स III डिव्हाइसेससाठी सपोर्ट काढून टाकला. • सुधारित डीएसपी बिल्डर रन मॉडेलसिम पर्याय, जो आता तुम्हाला उच्च-स्तरीय डिझाइन किंवा वैयक्तिक सबमॉड्यूलसाठी मॉडेलसिम चालवण्याची परवानगी देतो. • HDL ची निर्मिती डिरेक्टरीजच्या पदानुक्रमात न बदलता डिव्हाइस लेव्हल डिरेक्टरीमध्ये (निर्दिष्ट लक्ष्य RTL डिरेक्टरी अंतर्गत) बदलली. • बस इंटरफेसवर वाचन सिग्नल जोडला. • FIFO वर क्लिअर पोर्ट जोडला. • कालबाह्य झालेले १३ FFT ब्लॉक्स • जोडलेले नवीन डिझाइन माजीampलेस: — बॅकप्रेशरसह एव्हलॉन-एसटी इंटरफेस (इनपुट आणि आउटपुट फिफो बफर) — बॅकप्रेशरसह एव्हलॉन-एसटी इंटरफेस (आउटपुट फिफो बफर) — निश्चित-बिंदू गणित कार्ये — कॉर्डिक वापरून अपूर्णांक वर्गमूळ — सामान्यीकरण करणारा — समांतर FFT — समांतर फ्लोटिंग-पॉइंट FFT — CORDIC वापरून वर्गमूळ — स्विच करण्यायोग्य FFT/iFFT — परिवर्तनीय-आकार निश्चित-बिंदू FFT — बिटरिव्हर्सकोरसी ब्लॉकशिवाय व्हेरिएबल-साईज फिक्स्ड-पॉइंट एफएफटी — परिवर्तनशील-आकार निश्चित-बिंदू iFFT — बिटरिव्हर्सकोरसी ब्लॉकशिवाय व्हेरिएबल-साईज फिक्स्ड-पॉइंट iFFT — परिवर्तनीय-आकार फ्लोटिंग-पॉइंट FFT — बिटरिव्हर्सकोरसी ब्लॉकशिवाय व्हेरिएबल-साईज फ्लोटिंग-पॉइंट FFT — व्हेरिएबल-साईज फ्लोटिंग-पॉइंट iFFT — बिटरिव्हर्सकोरसी ब्लॉकशिवाय व्हेरिएबल-साईज फ्लोटिंग-पॉइंट iFFT • नवीन ब्लॉक्स जोडले: — अँकर केलेला विलंब — सक्षम विलंब रेषा — सक्षम अभिप्राय विलंब — FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, आणि FFT64P — FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, आणि FFT64X — FFT2, FFT4, VFFT2, आणि VFFT4 — जनरल मल्टीटविडल आणि जनरल ट्विडल (जनरल मल्टीटविडल, जनरलट्विडल) — हायब्रिड एफएफटी (हायब्रिड_एफएफटी) — समांतर पाइपलाइन केलेले FFT (PFFT_Pipe) — तयार |
| 13.1 | नोव्हेंबर २०२४ | • खालील डिव्हाइसेससाठी समर्थन काढून टाकले:
— एरिया जीएक्स — चक्रीवादळ II — हार्डकॉपी II, हार्डकॉपी III, आणि हार्डकॉपी IV — स्ट्रॅटिक्स, स्ट्रॅटिक्स II, स्ट्रॅटिक्स GX, आणि स्ट्रॅटिक्स II GX • सुधारित ALU फोल्डिंग फ्लो • मॅथ ब्लॉकमध्ये नवीन फंक्शन्स जोडले. |
| चालू ठेवले… | ||
| आवृत्ती | तारीख | वर्णन |
| • कॉन्स्ट, ड्युअलमेम आणि एलयूटी ब्लॉक्समध्ये सिमुलिंक फाय ब्लॉक पर्याय जोडला.
• जोडलेले नवीन डिझाइन माजीampलेस: — परिवर्तनशील-परिशुद्धता रिअल-टाइम FFT — अपडेटिंग गुणांकांसह इंटरपोलेटिंग एफआयआर फिल्टर — वेळ-विलंब बीमफॉर्मर • नवीन ब्लॉक्स जोडले: — अँकर केलेला विलंब — बहुपदी — ट्विडलअँगल — ट्विडलरॉम आणि ट्विडलरॉमएफ — व्हेरिएबलबिटरव्हर्स — व्हीएफएफटी |
||
| 13.0 | 2013 मे | • नवीन डिव्हाइस सिलेक्टर मेनूसह डिव्हाइस ब्लॉक अपडेट केला.
• नवीन मॉडेलप्रिम ब्लॉक्स जोडले: — कॉन्स्ट मल्ट — वाटून घ्या — किमान कमाल — नकार — स्केलर उत्पादन • नऊ नवीन FFT ब्लॉक्स जोडले • दहा नवीन FFT प्रात्यक्षिके जोडली |
| 12.1 | नोव्हेंबर २०२४ | • ALU फोल्डिंग वैशिष्ट्य जोडले
• सुधारित अचूकता फ्लोटिंग-पॉइंट पर्याय जोडले. • खालील नवीन मॉडेलप्रिम ब्लॉक्स जोडले: — अ‍ॅडसब — सबफ्यूज्ड जोडा — सीएमपीसीटीआरएल — गणित — कमाल आणि किमान — किमान कमाल नियंत्रण कक्ष — गोल — ट्रिग • खालील नवीन FFT ब्लॉक्स जोडले: — एज डिटेक्ट (एज डिटेक्ट) — पल्स डिव्हायडर (पल्सडिव्हायडर) — पल्स मल्टीप्लायर (पल्समल्टीप्लायर) — नैसर्गिक आउटपुटसह बिट-रिव्हर्स FFT (FFT_BR_Natural) • खालील नवीन FIR डिझाइन एक्स जोडलेampलेस: — सुपर-एसampले डेसिमेटिंग एफआयआर फिल्टर — सुपर-एसampले फ्रॅक्शनल एफआयआर फिल्टर • एसी मोटर्ससाठी (ALU फोल्डिंगसह) स्थिती, वेग आणि करंट नियंत्रण जोडले गेले आहे.ample |
संबंधित माहिती
डीएसपी बिल्डर अॅडव्हान्स्ड ब्लॉकसेट हँडबुक
सिस्टम आवश्यकता
- Intel FPGAs साठी DSP Builder MathWorks MATLAB आणि Simulink टूल्स आणि Intel Quartus® Prime सॉफ्टवेअरसह एकत्रित होतो.
- तुम्ही Intel FPGAs साठी DSP बिल्डर स्थापित करण्यापूर्वी तुमच्या वर्कस्टेशनवर MathWorks MATLAB आणि Simulink टूलची किमान एक आवृत्ती उपलब्ध असल्याची खात्री करा. तुम्ही इंटेल एफपीजीएसाठी इंटेल क्वार्टस प्राइम सॉफ्टवेअर आणि डीएसपी बिल्डरची समान आवृत्ती वापरावी. Intel FPGAs साठी DSP बिल्डर फक्त MATLAB च्या 64-बिट आवृत्त्यांचे समर्थन करतो.
- v18.0 पासून, Intel FPGAs प्रगत ब्लॉकसेटसाठी DSP बिल्डर इंटेल क्वार्टस प्राइम प्रो एडिशन आणि इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशनसाठी उपलब्ध आहे. Intel FPGAs मानक ब्लॉकसेटसाठी DSP बिल्डर फक्त Intel Quartus Prime Standard Edition साठी उपलब्ध आहे.
तक्ता २. इंटेल एफपीजीएसाठी डीएसपी बिल्डर मॅटलॅब अवलंबित्वे
| आवृत्ती | MATLAB समर्थित आवृत्त्या | ||
| डीएसपी बिल्डर स्टँडर्ड ब्लॉकसेट | डीएसपी बिल्डर प्रगत ब्लॉकसेट | ||
| इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन | इंटेल क्वार्टस प्राइम प्रो एडिशन | ||
| 22.4 | उपलब्ध नाही | R2022a R2021b R2021a R2020b R2020a | |
| 22.3 | उपलब्ध नाही | R2022a R2021b R2021a R2020b R2020a | |
| 22.1 | उपलब्ध नाही | R2021b R2021a R2020b R2020a R2019b | |
| 21.3 | उपलब्ध नाही | R2021a R2020b R2020a R2019b R2019a | |
| 21.1 | उपलब्ध नाही | R2020b R2020a R2019b R2019a R2018b | |
| 20.1 | उपलब्ध नाही | R2019b R2019a R2018b R2018a R2017b R2017a | |
| 19.3 | उपलब्ध नाही | R2019a R2018b R2018a R2017b | |
| चालू ठेवले… | |||
| आवृत्ती | MATLAB समर्थित आवृत्त्या | ||
| डीएसपी बिल्डर स्टँडर्ड ब्लॉकसेट | डीएसपी बिल्डर प्रगत ब्लॉकसेट | ||
| इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन | इंटेल क्वार्टस प्राइम प्रो एडिशन | ||
| आर२०१७ए आर२०१६बी | |||
| 19.1 | सपोर्ट नाही | R2013a | R2018b R2018a R2017b R2017a R2016b |
| 18.1 | R2013a | R2013a | R2018a R2017b R2017a R2016b |
| 18.0 | R2013a | R2013a | R2017b R2017a R2016b R2016a R2015b |
| 17.1 | R2013a | R2013a | R2016a R2015b R2015a R2014b R2014a R2013b |
टीप:
Intel FPGAs प्रगत ब्लॉकसेटसाठी DSP बिल्डर सर्व ऑपरेशन्ससाठी Simulink फिक्स्ड-पॉइंट प्रकार वापरतो आणि त्यासाठी Simulink Fixed Point च्या परवानाकृत आवृत्त्यांची आवश्यकता असते. इंटेल डीएसपी सिस्टम टूलबॉक्स आणि कम्युनिकेशन सिस्टम टूलबॉक्सची देखील शिफारस करते, जे काही डिझाइन करतातamples वापर.
संबंधित माहिती
इंटेल सॉफ्टवेअर स्थापना आणि परवाना.
Intel® FPGAs रिलीज नोट्स 9 साठी DSP बिल्डर
कागदपत्रे / संसाधने
 |
इंटेल एफपीजीएसाठी इंटेल डीएसपी बिल्डर [pdf] वापरकर्ता मार्गदर्शक इंटेल एफपीजीएसाठी डीएसपी बिल्डर, इंटेल एफपीजीएसाठी बिल्डर, इंटेल एफपीजीए, एफपीजीए |