इंटेल 50G इंटरलेकन डिझाइन उदाample

10G इंटरलेकन आयपी कोरच्या Intel® Arria® 50 विविधतांमध्ये सिम्युलेटिंग टेस्टबेंच आणि हार्डवेअर एक्सample डिझाइन जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते, तुम्हाला वापर समजण्यात मदत करण्यासाठी.
जेव्हा तुम्ही एक्स व्युत्पन्न करताampले डिझाइन, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे. तुम्ही संकलित हार्डवेअर डिझाइन Intel Arria 10 GX Transceiver Signal Integrity Development Kit वर डाउनलोड करू शकता. टेस्टबेंच आणि प्रात्यक्षिक माजीample डिझाइन पॅरामीटर्सच्या विस्तृत श्रेणीसाठी उपलब्ध आहेत. तथापि, ते 50G इंटरलेकन आयपी कोअरचे सर्व संभाव्य पॅरामीटरायझेशन कव्हर करत नाहीत.
याव्यतिरिक्त, बहुतेक IP कोर भिन्नतेसाठी, इंटेल केवळ-संकलन प्रदान करतेample प्रोजेक्ट ज्याचा वापर तुम्ही IP कोर क्षेत्र आणि वेळेचा द्रुतपणे अंदाज लावण्यासाठी करू शकता.

विकासाचे टप्पे

निर्देशिका संरचना

व्युत्पन्न माजी साठी निर्देशिका संरचनाampले डिझाइन

हार्डवेअर कॉन्फिगरेशन, सिम्युलेशन आणि चाचणी files मध्ये स्थित आहेतample_design_install_dir>/उदाample_design_a10.

डिझाइन घटक

Exampले डिझाईन ब्लॉक आकृती

डिझाइन तयार करणे

कार्यपद्धती

Intel Arria 10 हार्डवेअर एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample डिझाइन आणि टेस्टबेंच:

1. आयपी कॅटलॉग (टूल्स > आयपी कॅटलॉग) मध्ये, इंटेल एरिया 10 टार्गेट डिव्हाइस फॅमिली निवडा.
   टीप: क्विक स्टार्ट हार्डवेअर उदाample डिझाइन फक्त Intel Arria 10 उपकरणांमध्ये समर्थित आहे. Intel Arria 10 डिव्‍हाइसेस किंवा Stratix® V डिव्‍हाइसेसना टार्गेट करण्‍यासाठी टेस्टबेंच उपलब्ध आहे.
2. IP कॅटलॉगमध्ये, 50G इंटरलेकन शोधा आणि डबल-क्लिक करा. नवीन IP भिन्नता विंडो दिसेल.
3. तुमच्या सानुकूल IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा. पॅरामीटर एडिटर आयपी व्हेरिएशन सेटिंग्ज a मध्ये सेव्ह करतो file नाव दिले .qsys.
4. तुम्ही डिव्हाइस फील्डमध्ये विशिष्ट Intel Arria 10 डिव्हाइस निवडणे आवश्यक आहे किंवा डीफॉल्ट Intel Quartus® Prime सॉफ्टवेअर डिव्हाइस निवड ठेवणे आवश्यक आहे.
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.

50G इंटरलेकन पॅरामीटर एडिटर

6. IP टॅबवर, तुमच्या IP कोर भिन्नतेसाठी पॅरामीटर्स निर्दिष्ट करा.
7. माजी वरampले डिझाईन टॅबवर, टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन पर्याय निवडा आणि हार्डवेअर एक्स जनरेट करण्यासाठी सिंथेसिस पर्याय निवडा.ampले डिझाइन.
टीप: सिम्युलेशन आणि सिंथेसिस चेक बॉक्सपैकी किमान एक उदाampले डिझाइन Files ची निवड करणे आवश्यक आहेampले डिझाइन Files.
8. व्युत्पन्न एचडीएल फॉरमॅटसाठी, फक्त व्हेरिलॉग उपलब्ध आहे.
9. लक्ष्य विकास किटसाठी Intel Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडा. तुम्ही डेव्हलपमेंट किट निवडल्यास, लक्ष्य डिव्हाइस (चरण 4 मध्ये निवडलेले) उदाampटार्गेट बोर्डवरील उपकरणाशी जुळण्यासाठी le डिझाइन बदलले आहे.
10. Generate Ex वर क्लिक कराampले डिझाईन बटण.

संबंधित माहिती
50G इंटरलेकन IP कोर पॅरामीटर सेटिंग्ज
पॅरामीटर्स निर्दिष्ट करून 50G इंटरलेकन आयपी कोर कस्टमायझेशनबद्दल माहिती प्रदान करते.

डिझाइनचे अनुकरण करणे

कार्यपद्धती

टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा:

1. testbench सिम्युलेशन निर्देशिकेत बदलाample_design_install_dir>/उदाample_ design_a10/testbench.
2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. तुमच्या स्क्रिप्टने सिम्युलेशन पूर्ण झाल्यानंतर SOP आणि EOP संख्या जुळत असल्याचे तपासले पाहिजे. टेबलचा संदर्भ घ्या सिम्युलेशन चालवण्यासाठी पायऱ्या.
3. परिणामांचे विश्लेषण करा.

सिम्युलेशन रन करण्यासाठी पायऱ्या

सिम्युलेटर सूचना
मॉडेलसिम* SE किंवा QuestaSim* किंवा Questa* Intel FPGA संस्करण	कमांड लाइनमध्ये, टाइप करा vsim -do vlog_pro.do   तुम्ही GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, टाइप करा vsim -c -do vlog_pro.do
VCS*	कमांड लाइनमध्ये, sh vcstest.sh टाइप करा
एक्सेलियम*	कमांड लाइनमध्ये, sh xcelium.sh टाइप करा

यशस्वी सिम्युलेशन खालील संदेशासह समाप्त होते:

डिझाइनचे संकलन आणि चाचणी

डिझाइनचे संकलन आणि चाचणी
हार्डवेअर एक्स वर प्रात्यक्षिक चाचणी संकलित करण्यासाठी आणि चालविण्यासाठीampडिझाइनसाठी, या चरणांचे अनुसरण करा:

1. हार्डवेअर उदा याची खात्री कराample डिझाइन निर्मिती पूर्ण झाली आहे.
2. इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडा /उदाample_design_a10/quartus/example_design.qpf, कुठे तुम्ही testbench आणि हार्डवेअर ex व्युत्पन्न केल्यावर तुम्ही निर्दिष्ट केलेले निर्देशिका स्थान आहेampले डिझाइन.
3. प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
4. यशस्वी संकलनानंतर .sof file तुमच्या निर्दिष्ट निर्देशिकेत तयार केले जाईल. हार्डवेअर एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampइंटेल एरिया 10 वर ले डिझाइन:
   • a. टूल्स मेनूवर, प्रोग्रामर क्लिक करा.
   • b. प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
   • c. प्रोग्रामिंग डिव्हाइस निवडा.
   • d. Intel Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडा आणि जोडा ज्यावर तुमचे इंटेल क्वार्टस प्राइम सेशन कनेक्ट होऊ शकते.
   • e. मोड J वर सेट केल्याची खात्री कराTAG.
   • f. Arria 10 डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
   • g. तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
   • h. प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.
   • i. प्रारंभ क्लिक करा.
5.  हार्डवेअर नंतर माजीample डिझाइन इंटेल एरिया 10 डिव्हाइसवर कॉन्फिगर केले आहे, इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये, टूल्स मेनूवर, सिस्टम डीबगिंग टूल्स > सिस्टम कन्सोलवर क्लिक करा.
6. Tcl कन्सोल उपखंडात, sysconsole_testbench.tcl टाइप करा.
7. run_ex टाइप कराample_design.

माजीample डिझाईन 50G इंटरलेकन आयपी कोरची कार्यक्षमता दर्शवते. तुम्ही Ex कडून डिझाइन तयार करू शकताampIP पॅरामीटर एडिटरमध्ये 50G इंटरलेकन ग्राफिकल यूजर इंटरफेस (GUI) चा डिझाईन टॅब.

वैशिष्ट्ये

• अंतर्गत TX ते RX सीरियल लूपबॅक मोड.
• निश्चित आकाराचे पॅकेट स्वयंचलितपणे व्युत्पन्न करते.
• मूलभूत पॅकेट तपासणी क्षमता.
• री-टेस्टिंगच्या उद्देशाने डिझाईन रीसेट करण्यासाठी तुम्ही सिस्टम कन्सोल वापरू शकता.

हार्डवेअर आणि सॉफ्टवेअर आवश्यकता

माजी चाचणी करण्यासाठी तुम्ही खालील हार्डवेअर आणि सॉफ्टवेअर वापरू शकताampडिझाइन:

• इंटेल क्वार्टस प्राइम सॉफ्टवेअर
• सिस्टम कन्सोल
• VCS, ModelSim SE, Xcelium, QuestaSim, किंवा Questa Intel FPGA Edition सिम्युलेटर
• हार्डवेअर चाचणीसाठी Intel Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट

कार्यात्मक वर्णन

हार्डवेअर माजीample डिझाइन सिस्टम आणि पीएलएल संदर्भ घड्याळे आणि आवश्यक डिझाइन घटक जोडते. तुम्ही Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट बोर्डवर डिव्हाइस प्रोग्राम केल्यानंतर, माजीample डिझाइन अंतर्गत लूपबॅक मोडमध्ये IP कोर कॉन्फिगर करते आणि IP कोर TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर पॅकेट तयार करते. आयपी कोर हे पॅकेट ट्रान्सीव्हरद्वारे अंतर्गत लूपबॅक मार्गावर पाठवते. आयपी कोर रिसीव्हरला लूपबॅक मार्गावर पॅकेट्स मिळाल्यानंतर, ते इंटरलेकन पॅकेट्सवर प्रक्रिया करते आणि त्यांना RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्रसारित करते. माजीample डिझाइन तपासते की आयपी कोर RX वापरकर्ता डेटा ट्रान्सफर इंटरफेसवर प्राप्त होणारी पॅकेट पाठवलेल्या पॅकेटशी सुसंगत आहेत.

Arria 10 50G Interlaken IP Core Exampले डिझाईन ब्लॉक आकृती

हार्डवेअर माजीample डिझाइनमध्ये बाह्य PLL समाविष्ट आहे. आपण स्पष्ट मजकूर तपासू शकता files ते view sample कोड जो बाह्य PLL ला 50G इंटरलेकन IP कोरशी जोडण्यासाठी एक संभाव्य पद्धत लागू करतो.
हार्डवेअर माजीample डिझाइन ट्रान्सीव्हर ब्लॉकमध्ये सहा इंटरलेकन लेन पॅक करते आणि एकाच ट्रान्सीव्हर ब्लॉकमधील सर्व चॅनेल एकाच ATX PLL शी जोडते. IP कोर ATX PLL ला 50G इंटरलेकन IP कोर tx_pll_locked आणि tx_pll_powerdown पोर्टशी जोडतो. हे साधे कनेक्शन मॉडेल तुमच्या 50G इंटरलेकन डिझाइनमध्ये बाह्य PLL कॉन्फिगर आणि कनेक्ट करण्यासाठी तुमच्यासाठी उपलब्ध असलेल्या अनेक पर्यायांपैकी एक आहे.

संबंधित माहिती

• Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट उत्पादन webपृष्ठ
• 50G इंटरलेकन आयपी वापरकर्ता मार्गदर्शक

Exampले डिझाईन वर्तन

जेव्हा तुम्ही run_ex टाइप करता तेव्हा लगेच Arria 10 डिव्हाइसवर कॉन्फिगरेशनचे अनुसरण कराample_design in system console, 50G इंटरलेकन IP कोर हार्डवेअर उदाample डिझाइन खालील क्रिया करते:

1. 50G इंटरलेकन आयपी कोर रीसेट करते.
2. अंतर्गत लूपबॅक मोडमध्ये 50G इंटरलेकन IP कोर कॉन्फिगर करते.
3. आयपी कोरच्या TX वापरकर्ता डेटा ट्रान्सफर इंटरफेसला पेलोडमधील पूर्वनिर्धारित डेटासह 100 256-बाइट इंटरलेकन पॅकेटचा क्रम पाठवते.
4. प्राप्त पॅकेट तपासतो आणि स्थितीचा अहवाल देतो.

पॅकेट तपासक हार्डवेअरमध्ये समाविष्ट आहेample डिझाइन खालील मूलभूत पॅकेट तपासणी क्षमता प्रदान करते:

• प्रसारित पॅकेट क्रमाचे उल्लंघन होत नाही हे तपासते
• प्राप्त केलेला डेटा अपेक्षित मूल्यांशी जुळतो हे तपासते

इंटरफेस सिग्नल

तक्ता 2-1: Arria 10 50G इंटरलेकन आयपी कोअर हार्डवेअर उदाampले डिझाईन सिग्नल

पोर्ट नाव   clk50	दिशा   इनपुट	रुंदी (बिट्स)   1	वर्णन   सिस्टम घड्याळ इनपुट. घड्याळ वारंवारता 50 MHz असणे आवश्यक आहे.
pll_ref_clk	इनपुट	1	ट्रान्सीव्हर संदर्भ घड्याळ. RX CDR PLL चालवतो.
rx_pin	इनपुट	लेनची संख्या	प्राप्तकर्ता SERDES डेटा पिन.
tx_pin	आउटपुट	लेनची संख्या	SERDES डेटा पिन प्रसारित करा.
sys_pll_reset_n	इनपुट	1	सिस्टम रीसेट.

नकाशा नोंदणी करा

तक्ता 2-2: उदाample डिझाइन नोंदणी नकाशा

ऑफसेट नाव		प्रवेश	वर्णन
8'h00	राखीव
8'h01	राखीव

नकाशा नोंदणी करा

ऑफसेट नाव		प्रवेश	वर्णन
8'h02	सिस्टम पीएलएल रीसेट	RO	खालील बिट्स सिस्टम पीएलएल रीसेट विनंती दर्शवतात आणि मूल्य सक्षम करतात: • बिट [0] – sys_pll_rst_req • बिट [१] – sys_pll_rst_en
8'h03	RX लेन संरेखित	RO	RX लेन संरेखन सूचित करते.
8'h04	WORD लॉक केले	RO	[NUM_LANES–1:0] – शब्द (ब्लॉक) सीमा ओळख.
8'h05	सिंक लॉक केले	RO	[NUM_LANES–1:0] – मेटाफ्रेम सिंक्रोनाइझेशन.
8'h06 - 8'h09	CRC32 त्रुटी संख्या	RO	CRC32 त्रुटी संख्या दर्शवते.
8'h0A	CRC24 त्रुटी संख्या	RO	CRC24 त्रुटी संख्या दर्शवते.
8'h0B	ओव्हरफ्लो/अंडरफ्लो सिग्नल	RO	खालील बिट्स सूचित करतात: • बिट [३] – TX अंडरफ्लो सिग्नल • बिट [२] – TX ओव्हरफ्लो सिग्नल • बिट [१] – RX ओव्हरफ्लो सिग्नल
8'h0C	SOP संख्या	RO	SOP ची संख्या दर्शवते.
8'h0D	EOP संख्या	RO	EOP ची संख्या दर्शवते
8'h0E	त्रुटी मोजणे	RO	खालील त्रुटींची संख्या दर्शवते: • लेन संरेखन गमावणे • बेकायदेशीर नियंत्रण शब्द • बेकायदेशीर फ्रेमिंग नमुना • गहाळ SOP किंवा EOP निर्देशक
8'h0F	पाठवा_डेटा_mm_clk	RW	जनरेटर सिग्नल सक्षम करण्यासाठी 1 लिहा.
8'h10	राखीव
8'h11	सिस्टम पीएलएल लॉक	RO	पीएलएल लॉक संकेत.

• टीप: Example डिझाइन रजिस्टर पत्ता 0x20** ने सुरू होतो तर 50G इंटरलेकन कोर रजिस्टर पत्ता 0x10** ने सुरू होतो.
• प्रवेश कोड: RO—रीड ओन्ली, आणि RW—वाचा/लिहा.
• सिस्टम कन्सोल माजी वाचतोample डिझाइन नोंदणी करते आणि स्क्रीनवर चाचणी स्थितीचा अहवाल देते.

50G इंटरलेकन डिझाइनसाठी दस्तऐवज पुनरावृत्ती इतिहास उदाampवापरकर्ता मार्गदर्शक

तारीख बदल
2022.10.31	Xcelium सिम्युलेटरसाठी समर्थन जोडले.
2021.10.04	विभागात अपडेट केलेली सिम्युलेटर माहिती: अनुकरण करणे डिझाइन आणि हार्डवेअर आणि सॉफ्टवेअर आवश्यकता.
2018.03.22	मध्ये खालील बदल केले डिझाइनचे अनुकरण करणे विभाग: • दुरुस्त केलेले सिम्युलेशन निर्देशिका स्थान. • NCSim आणि VCS सिम्युलेटरमध्ये टेस्टबेंचचे अनुकरण करण्यासाठी अद्ययावत कमांड. • अपडेट केलेले सिम्युलेशन डिस्प्ले मेसेज संपवते.
2016.10.31	• शीर्षक बदलले 50G इंटरलेकन डिझाइन उदाampवापरकर्ता मार्गदर्शक. • आकृती दुरुस्त केली: Arria 10 50G Interlaken IP Core Exampले डिझाईन ब्लॉक आकृती. • आकृती अपडेट केली: व्युत्पन्न माजी साठी निर्देशिका संरचनाampले डिझाइन.
2016.05.02	प्रारंभिक प्रकाशन

कागदपत्रे / संसाधने

इंटेल 50G इंटरलेकन डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक 50G इंटरलेकन डिझाइन उदाampले, इंटरलेकन डिझाइन एक्सampले, डिझाइन उदाample

संदर्भ

• वापरकर्ता मॅन्युअल