आर्टी Z7 संदर्भ मॅन्युअल
आर्टी Z7 हे Xilinx कडून Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) च्या आसपास डिझाइन केलेले वापरण्यास तयार विकास प्लॅटफॉर्म आहे. Zynq-7000 आर्किटेक्चर Xilinx 650-series Field Programmable Gate Array (FPGA) लॉजिकसह ड्युअल-कोर, 9 MHz () ARM Cortex-A7 प्रोसेसर घट्टपणे समाकलित करते. हे जोड्या लक्ष्य-अनुप्रयोगासाठी आपल्याद्वारे तयार केलेल्या सॉफ्टवेअर-परिभाषित परिघीय आणि नियंत्रकांच्या अद्वितीय सेटसह शक्तिशाली प्रोसेसरच्या सभोवतालच्या क्षमतेस अनुमती देते.
Vivado, Petalinux, आणि SDSoC टूलसेट प्रत्येक आपल्या सानुकूल परिधीय संचाची व्याख्या करणे आणि त्याची कार्यक्षमता Linux OS () पर्यंत आणणे किंवा प्रोसेसरवर चालणाऱ्या बेअर मेटल प्रोग्राम दरम्यान एक सुलभ मार्ग प्रदान करते. अधिक पारंपारिक डिजिटल लॉजिक डिझाईन अनुभवाच्या शोधात असणाऱ्यांसाठी, एआरएम प्रोसेसरकडे दुर्लक्ष करणे आणि आपल्यासारख्या इतर झिलिनक्स एफपीजीए प्रमाणेच झिंक एफपीजीए प्रोग्राम करणे देखील शक्य आहे. डिजीलेंट आर्टि झेड 7 साठी बरीच सामग्री आणि संसाधने प्रदान करते जे आपल्याला आपल्या पसंतीच्या साधनासह द्रुतगतीने धावतील.
आर्टी Z7 संदर्भ मॅन्युअल [संदर्भ. Digilentinc]
हे संदर्भ पुस्तिका डाउनलोड करा
- हे संदर्भ पुस्तिका अद्याप डाउनलोडसाठी उपलब्ध नाही.
वैशिष्ट्ये
ZYNQ प्रोसेसर
- 650 मेगाहर्ट्झ ड्युअल-कोर कॉर्टेक्स-ए 9 प्रोसेसर
- 3 डीएमए चॅनेलसह डीडीआर 8 मेमरी कंट्रोलर आणि 4 हाय परफॉर्मन्स एएक्सआय 3 स्लेव्ह पोर्ट
- उच्च-बँडविड्थ परिधीय नियंत्रक: 1G इथरनेट, USB 2.0, SDIO
- लो-बँडविड्थ परिधीय नियंत्रक: एसपीआय, यूएआरटी, कॅन, आय 2 सी
- जे पासून प्रोग्राम करण्यायोग्यTAG, क्वाड-एसपीआय फ्लॅश, आणि मायक्रोएसडी कार्ड
- आर्टिक्स -7 एफपीजीए च्या बरोबरीने प्रोग्राम करण्यायोग्य लॉजिक
स्मृती
- 512MB DDR3 16-बिट बस @ 1050Mbps सह
- फॅक्टरी-प्रोग्राम केलेल्या 16-बिट ग्लोबल अद्वितीय EUI-48/48 ™ सुसंगत अभिज्ञापकांसह 64 एमबी क्वाड-एसपीआय फ्लॅश
- microSD स्लॉट
शक्ती
- USB किंवा कोणत्याही 7V-15V बाह्य उर्जा स्त्रोतापासून समर्थित
यूएसबी आणि इथरनेट
- गीगाबिट इथरनेट PHY
- यूएसबी-जेTAG प्रोग्रामिंग सर्किटरी
- यूएसबी-यूएआरटी पूल
- USB OTG PHY (केवळ होस्टला समर्थन देते)
ऑडिओ आणि व्हिडिओ
- HDMI सिंक पोर्ट (इनपुट)
- HDMI स्त्रोत पोर्ट (आउटपुट)
- 3.5 मिमी जॅकसह PWM चालित मोनो ऑडिओ आउटपुट
स्विच, पुश-बटणे आणि एलईडी
- 4 पुश-बटणे
- 2 स्लाइड स्विच
- 4 LEDs
- 2 आरजीबी एलईडी
विस्तारक कने
- दोन Pmod बंदरे
- 16 एकूण एफपीजीए I / O
- Arduino/chipKIT शील्ड कनेक्टर
- 49 पर्यंत एकूण एफपीजीए आय / ओ (खाली सारणी पहा)
- 6 XADC ला सिंगल-एंडेड 0-3.3V अॅनालॉग इनपुट
- XADC ला 4 डिफरेंशियल 0-1.0V अॅनालॉग इनपुट
खरेदी कराasing पर्याय
आर्टी Z7 एकतर Zynq-7010 किंवा Zynq-7020 लोड करून खरेदी करता येते. हे दोन आर्टि झेड 7 उत्पाद रूपे अनुक्रमे आर्टि झेड 7-10 आणि आर्टि झेड 7-20 म्हणून संदर्भित आहेत. जेव्हा डिजीलेंट डॉक्युमेंटेशन या दोन्ही प्रकारांमध्ये सामान्य असलेल्या कार्यक्षमतेचे वर्णन करते, तेव्हा त्यांना एकत्रितपणे "आर्टी Z7" म्हणून संबोधले जाते. एखाद्या विशिष्ट प्रकारासाठी केवळ सामान्य असलेल्या एखाद्या गोष्टीचे वर्णन करताना, त्या रूपातून त्याचे नाव स्पष्टपणे कॉल केले जाईल.
आर्टी Z7-10 आणि आर्टी Z7-20 मधील फरक फक्त Zynq भागाची क्षमता आणि शील्ड कनेक्टरवर उपलब्ध I/O ची मात्रा आहे. Zynq प्रोसेसर दोन्हीमध्ये समान क्षमता आहेत, परंतु -20 मध्ये -3 पेक्षा 10 पट मोठे अंतर्गत FPGA आहे. दोन प्रकारांमधील फरक खाली सारांशित केला आहे:
| उत्पादन प्रकार | आर्टी Z7-10 | आर्टी Z7-20 |
| Zynq भाग | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 एमएसपीएस ऑन-चिप एडीसी () | होय | होय |
| लुक-अप टेबल्स (LUTs) | 17,600 | 53,200 |
| फ्लिप-फ्लॉप | 35,200 | 106,400 |
| ब्लॉक करा रॅम () | 270 KB | 630 KB |
| घड्याळ व्यवस्थापन फरशा | 2 | 4 |
| उपलब्ध शिल्ड I/O | 26 | 49 |
आर्टी Z7-10 वर, डिजिटल शील्डची आतील पंक्ती (IO26-IO41) आणि IOA (IO42 असेही म्हटले जाते) FPGA शी जोडलेले नाहीत आणि A0-A5 केवळ अॅनालॉग इनपुट म्हणून वापरले जाऊ शकतात. हे बहुतेक विद्यमान Arduino ढालच्या कार्यक्षमतेवर परिणाम करणार नाही, कारण बहुतेक डिजिटल सिग्नलची ही आतील पंक्ती वापरत नाहीत.
The board can be purchased stand-alone or with a voucher to unlock the Xilinx SDSoC toolset. The SDSoC voucher unlocks a 1-year license and can only be used with the Arty Z7. After the license expires, any version of SDSoC that was released during this 1 year period can continue to be used indefinitely. For more information on purchasing, see the Arty Z7 Product Page (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
खरेदीच्या वेळी, ओना मायक्रोएसडी कार्ड, 12 व्ही 3 ए वीजपुरवठा आणि आवश्यकतेनुसार मायक्रो यूएसबी केबल जोडणे देखील शक्य आहे.
लक्षात घ्या की झेनक -7010 मधील लहान एफपीजीएमुळे एम्बेडेड व्हिजन अनुप्रयोगांसाठी एसडीएसओसीमध्ये वापरणे फार चांगले नाही. आम्ही लोकांना या प्रकारच्या अनुप्रयोगांमध्ये स्वारस्य असल्यास त्यांनी आर्टि झेड 7-20 खरेदी करण्याची शिफारस करतो.
PYNQ-Z1 मधील फरक
आर्टि झेड २०-२० ने पीवायएनक्यू-झेड 7 बरोबर नेमकी एसओसी सामायिक केली आहे. वैशिष्ट्यवान, आर्टी झेड 20-1 मध्ये मायक्रोफोन इनपुट गहाळ आहे, परंतु पॉवर-ऑन रीसेट बटण जोडले आहे. पीवायएनक्यू-झेड 7 साठी लिहिलेल्या सॉफ्टवेअरने मायक्रोफोन इनपुटचा अपवाद वगळता अपरिवर्तित चालवायला हवे, ज्याचा एफपीजीए पिन जोडलेला नाही.
सॉफ्टवेअर समर्थन
आर्टी Z7 Xilinx च्या उच्च-कार्यक्षमता व्हिवाडो डिझाईन सुइटशी पूर्णपणे सुसंगत आहे. हे टूलसेट एफपीजीए लॉजिक डिझाईन आणि एम्बेडेड एआरएम सॉफ्टवेअर डेव्हलपमेंट वापरण्यास सुलभ, अंतर्ज्ञानी डिझाइन फ्लोमध्ये जोडते. हे कोणत्याही जटिलतेच्या सिस्टीम डिझाइन करण्यासाठी वापरले जाऊ शकते, एका संपूर्ण ऑपरेटिंग सिस्टमपासून अनेक सर्व्हर applicationsप्लिकेशन्स चालवण्यापासून ते काही साध्या बेअर-मेटल प्रोग्रामपर्यंत जे काही एलईडी नियंत्रित करतात.
त्यांच्या डिझाइनमध्ये प्रोसेसर वापरण्यास स्वारस्य नसलेल्यांसाठी Zynq AP SoC ला स्वतंत्र FPGA मानणे देखील शक्य आहे. विवाडो रिलीझ 2015.4 पर्यंत, विवाडोची लॉजिक अॅनालायझर आणि उच्च-स्तरीय संश्लेषण वैशिष्ट्ये सर्वांसाठी वापरण्यासाठी विनामूल्य आहेत Webपॅक लक्ष्य, ज्यात आर्टी Z7 समाविष्ट आहे. लॉजिक अॅनालायझर डीबगिंग लॉजिकला मदत करते आणि HLS टूल तुम्हाला C कोड थेट HDL मध्ये संकलित करण्याची परवानगी देतो.
लिनक्स लक्ष्य एम्बेड करण्यासाठी झिंक प्लॅटफॉर्म योग्य प्रकारे उपयुक्त आहेत आणि आर्टी झेड 7 अपवाद नाही. आपल्याला प्रारंभ करण्यात मदत करण्यासाठी, डिजीलेंट एक पेटलिनक्स प्रकल्प प्रदान करते जो आपल्याला लिनक्स सिस्टमसह त्वरीत चालवेल. अधिक माहितीसाठी, पहा आर्टि झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
आर्टि झेड 7 चा वापर झिलिन्क्सच्या एसडीएसओसी वातावरणात देखील केला जाऊ शकतो, जो आपल्याला संपूर्ण सी / सी ++ वातावरणात सहजतेने एफपीजीए प्रवेगक प्रोग्राम आणि व्हिडिओ पाइपलाइन डिझाइन करण्याची परवानगी देतो. एसडीएसओसीवरील अधिक माहितीसाठी, पहा झिलिन्क्स एसडीएसओसी साइट
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent will be releasing a Video capable platform with Linux support in time for the SDSoC 2017.1 release. Note that due to the smaller FPGA in the Arty Z7-10, only very basic video processing demos are included with that platform. Digilent recommends the Arty Z7-20 for those interested in video processing.
व्हिवाडो रिलीज होण्यापूर्वी जुन्या Xilinx ISE/EDK टूलसेटशी परिचित असलेले लोक त्या टूलसेटमध्ये आर्टी Z7 वापरणे देखील निवडू शकतात. डिजीलेंटकडे यास समर्थन देण्यासाठी बरीच सामग्री नाही, परंतु आपण नेहमी मदतीसाठी विचारू शकता Digilent मंच (https://forum.digilentinc.com).
वीज पुरवठा
आर्टी झेड 7 डिजीलेंट यूएसबी-जे पासून समर्थित केले जाऊ शकतेTAG-यूएआरटी पोर्ट (जे 14) किंवा बॅटरी किंवा बाह्य वीज पुरवठा यासारख्या इतर काही प्रकारच्या उर्जा स्त्रोतांमधून. जम्पर जेपी 5 (पॉवर स्विच जवळ) ठरवते की कोणता उर्जा स्त्रोत वापरला जातो.
एक यूएसबी 2.0 पोर्ट वैशिष्ट्यांनुसार जास्तीत जास्त 0.5 ए वर्तमान वितरीत करू शकते. यामुळे कमी जटिलतेच्या डिझाइनसाठी पुरेशी शक्ती प्रदान केली पाहिजे. एकाधिक परिधीय बोर्ड किंवा इतर USB साधने चालविणाऱ्या कोणत्याही अनुप्रयोगासह अधिक मागणी करणारे अनुप्रयोग, USB पोर्ट प्रदान करू शकतात त्यापेक्षा अधिक शक्तीची आवश्यकता असू शकते. या प्रकरणात, यूएसबी होस्टद्वारे मर्यादित होईपर्यंत विजेचा वापर वाढेल. होस्ट कॉम्प्यूटरच्या उत्पादकांमध्ये ही मर्यादा खूप बदलते आणि अनेक घटकांवर अवलंबून असते. वर्तमान मर्यादेत असताना, एकदा खंडtagई रेल त्यांच्या नाममात्र मूल्याच्या खाली बुडतात, Zynq पॉवर-ऑन रीसेट सिग्नलद्वारे रीसेट होते आणि वीज वापर त्याच्या निष्क्रिय मूल्यावर परत येतो. तसेच, काही अनुप्रयोगांना पीसीच्या यूएसबी पोर्टशी कनेक्ट न करता चालवावे लागू शकतात. या घटनांमध्ये, बाह्य वीज पुरवठा किंवा बॅटरी वापरली जाऊ शकते.
बाह्य वीज पुरवठा (उदा. भिंत मस्सा) पॉवर जॅक (J18) मध्ये प्लग करून आणि जम्पर JP5 ला “REG” वर सेट करून वापरता येतो. पुरवठ्यामध्ये एक कोअक्स, सेंटर पॉझिटिव्ह 2.1 मिमी अंतर्गत-व्यास प्लग वापरणे आवश्यक आहे आणि 7VDC ते 15VDC ला वितरित करणे आवश्यक आहे. डिजीलेंट कडून योग्य पुरवठा खरेदी केला जाऊ शकतो webसाइट किंवा डिजीकी सारख्या कॅटलॉग विक्रेत्यांद्वारे. वीज पुरवठा खंडtag15VDC च्या वर असल्याने कायमचे नुकसान होऊ शकते. आर्टी झेड 7 accessक्सेसरी किटसह योग्य बाह्य वीज पुरवठा समाविष्ट आहे.
बाह्य वीज पुरवठा वापरण्यासारखेच, बॅटरीचा वापर आर्टी Z7 ला शील्ड कनेक्टरशी जोडण्यासाठी आणि जम्पर JP5 वर “REG” ला सेट करण्यासाठी केला जाऊ शकतो. बॅटरीचे पॉझिटिव्ह टर्मिनल J7 वर "VIN" लेबल असलेल्या पिनशी जोडलेले असणे आवश्यक आहे आणि नकारात्मक टर्मिनल J7 वर GND () लेबल असलेल्या पिनशी जोडलेले असणे आवश्यक आहे.
ऑनबोर्ड टेक्सास इन्स्ट्रुमेंट्स टीपीएस 65400 पीएमयू मुख्य पॉवर इनपुटमधून आवश्यक 3.3V, 1.8V, 1.5V आणि 1.0V पुरवठा तयार करते. तक्ता 1.1 अतिरिक्त माहिती प्रदान करते (ठराविक प्रवाह Zynq कॉन्फिगरेशनवर जोरदारपणे अवलंबून असतात आणि प्रदान केलेली मूल्ये मध्यम आकार/गती डिझाइनची वैशिष्ट्ये असतात).
आर्टी झेड 7 मध्ये पॉवर स्विच नाही, म्हणून जेव्हा उर्जा स्त्रोत कनेक्ट केला जातो आणि जेपी 5 सह निवडला जातो तेव्हा तो नेहमी चालू असतो. वीज पुरवठा खंडित न करता आणि पुन्हा जोडल्याशिवाय Zynq रीसेट करण्यासाठी, लाल SRST बटण वापरले जाऊ शकते. पॉवर इंडिकेटर LED () (LD13) चालू असते जेव्हा सर्व पुरवठा रेल्वे त्यांच्या नाममात्र व्हॉलवर पोहोचतातtage.
| पुरवठा | सर्किट्स | Current (max/typical) |
| 3.3V | FPGA I/O, USB पोर्ट, घड्याळे, इथरनेट, SD स्लॉट, फ्लॅश, HDMI | 1.6 ए / 0.1 ए ते 1.5 ए |
| 1.0V | एफपीजीए, इथरनेट कोर | 2.6 ए / 0.2 ए ते 2.1 ए |
| 1.5V | DDR3 | 1.8 ए / 0.1 ए ते 1.2 ए |
| 1.8V | एफपीजीए सहाय्यक, इथरनेट I / O, यूएसबी नियंत्रक | 1.8 ए / 0.1 ए ते 0.6 ए |
तक्ता 1.1. आर्टी Z7 वीज पुरवठा.
Zynq APSoC आर्किटेक्चर
Zynq APSoC दोन वेगळ्या उपप्रणालींमध्ये विभागले गेले आहे: प्रक्रिया प्रणाली (PS) आणि प्रोग्राम करण्यायोग्य लॉजिक (PL). आकृती 2.1 एक ओव्हर दर्शवतेview Zynq APSoC आर्किटेक्चर, PS रंगीत हलका हिरवा आणि पिवळ्या रंगात PL सह. लक्षात घ्या की PCIe Gen2 कंट्रोलर आणि मल्टी-गीगाबिट ट्रान्सीव्हर्स Zynq-7020 किंवा Zynq-7010 डिव्हाइसेसवर उपलब्ध नाहीत. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
आकृती 2.1 Zynq APSoC आर्किटेक्चर
पीएल जवळजवळ एक Xilinx 7-series Artix FPGA सारखाच आहे, त्याशिवाय त्यात अनेक समर्पित बंदरे आणि बस आहेत ज्यात ती PS ला घट्ट जोडतात. पीएलमध्ये सामान्य 7-मालिका एफपीजीए सारखे कॉन्फिगरेशन हार्डवेअर देखील नसते आणि ते थेट प्रोसेसरद्वारे किंवा जे द्वारे कॉन्फिगर केले जाणे आवश्यक आहे.TAG बंदर
PS मध्ये componentsप्लिकेशन प्रोसेसिंग युनिट (APU, ज्यात 2 कॉर्टेक्स- A9 प्रोसेसर समाविष्ट आहेत), प्रगत मायक्रोकंट्रोलर बस आर्किटेक्चर (AMBA) इंटरकनेक्ट, DDR3 मेमरी कंट्रोलर, आणि विविध परिधीय कंट्रोलर यांचा समावेश असलेल्या 54 इनपुट आणि आउटपुटसह अनेक घटक असतात. पिन (मल्टीप्लेक्स I/O किंवा MIO पिन म्हणतात). परिधीय नियंत्रक ज्यांचे इनपुट आणि आउटपुट MIO पिनशी जोडलेले नाहीत त्याऐवजी विस्तारित-MIO (EMIO) इंटरफेसद्वारे PL द्वारे त्यांचे I/O मार्ग करू शकतात. परिधीय नियंत्रक एएमबीए इंटरकनेक्टद्वारे प्रोसेसरशी दास म्हणून जोडलेले असतात आणि प्रोसेसरच्या मेमरी स्पेसमध्ये संबोधण्यायोग्य वाचनीय/लिहिण्यायोग्य नियंत्रण रजिस्टर असतात. प्रोग्राम करण्यायोग्य लॉजिक इंटरकनेक्टला गुलाम म्हणून देखील जोडलेले आहे आणि डिझाईन्स एफपीजीए फॅब्रिकमध्ये अनेक कोर लागू करू शकतात ज्यामध्ये प्रत्येकात अॅड्रेस करण्यायोग्य कंट्रोल रजिस्टर देखील असतात. शिवाय, PL मध्ये लागू केलेले कोर प्रोसेसरमध्ये व्यत्यय आणू शकतात (जोडणी अंजीर 3 मध्ये दर्शविलेली नाही) आणि डीडीआर 3 मेमरीमध्ये डीएमए प्रवेश करू शकतात.
Zynq APSoC आर्किटेक्चरचे अनेक पैलू आहेत जे या दस्तऐवजाच्या आवाक्याबाहेर आहेत. संपूर्ण आणि संपूर्ण वर्णनासाठी, पहा Zynq तांत्रिक संदर्भ पुस्तिका ug585-Zynq-7000TRM [पीडीएफ]
टेबल 2.1 मध्ये आर्टी Z7 च्या MIO पिनशी जोडलेले बाह्य घटक दर्शविले गेले आहेत. झिंक प्रीसेट File वर आढळले आर्टी झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) या परिघांसह कार्य करण्यासाठी PS ला योग्यरित्या कॉन्फिगर करण्यासाठी EDK आणि Vivado Design मध्ये आयात केले जाऊ शकते.
| एमआयओ 500 3.3 व्ही | गौण |
| पिन | ENET 0 | एसपीआय फ्लॅश | USB 0 | ढाल | यूएआरटी 0 |
| 0 (एन / सी) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | एससीएलके () | ||||
| 7 (एन / सी) | |||||
| 8 | SLCK FB | ||||
| 9 | इथरनेट रीसेट | ||||
| 10 | इथरनेट व्यत्यय | ||||
| 11 | यूएसबी ओव्हर करंट | ||||
| 12 | शील्ड रीसेट | ||||
| 13 (एन / सी) | |||||
| 14 | UART इनपुट | ||||
| 15 | UART आउटपुट |
| एमआयओ 501 1.8 व्ही | गौण | ||
| पिन | ENET 0 | USB 0 | एसडीआयओ ० |
| 16 | टीएक्ससीके | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | आरएक्सडी 0 | ||
| 24 | आरएक्सडी 1 | ||
| 25 | आरएक्सडी 2 | ||
| 26 | आरएक्सडी 3 | ||
| 27 | RXCTL | ||
| 28 | डेटा 4 | ||
| 29 | डीआयआर | ||
| 30 | एसटीपी | ||
| 31 | NXT | ||
| 32 | डेटा 0 | ||
| 33 | डेटा 1 | ||
| 34 | डेटा 2 | ||
| 35 | डेटा 3 | ||
| 36 | सीएलके | ||
| 37 | डेटा 5 | ||
| 38 | डेटा 6 | ||
| 39 | डेटा 7 | ||
| 40 | CCLK | ||
| 41 | सीएमडी | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | रीसेट करा | ||
| 47 | CD | ||
| 48 (एन / सी) | |||
| 49 (एन / सी) | |||
| 50 (एन / सी) | |||
| 51 (एन / सी) | |||
| 52 | MDC | ||
| 53 | एमडीआयओ |
Zynq कॉन्फिगरेशन
Xilinx FPGA डिव्हाइसेसच्या विपरीत, Zynq-7020 सारखे APSoC डिव्हाइसेस प्रोसेसरच्या आसपास डिझाइन केलेले आहेत, जे प्रोग्रामेबल लॉजिक फॅब्रिक आणि प्रोसेसिंग सिस्टीममधील इतर सर्व चिप परिधीयांचे मास्टर म्हणून काम करतात. यामुळे Zynq बूट प्रक्रिया FPGA पेक्षा मायक्रोकंट्रोलर सारखीच असते. या प्रक्रियेत प्रोसेसर झिंक बूट इमेज लोड करणे आणि कार्यान्वित करणे समाविष्ट आहे, ज्यात प्रथम एस समाविष्ट आहेtagई बूटलोडर (FSBL), प्रोग्राम करण्यायोग्य लॉजिक (पर्यायी) आणि वापरकर्ता अनुप्रयोग कॉन्फिगर करण्यासाठी एक बिटस्ट्रीम. बूट प्रक्रिया तीन s मध्ये मोडली आहेtages:
Stage 0
आर्टि झेड 7 चालू झाल्यावर किंवा झेनक रीसेट झाल्यावर (सॉफ्टवेअरमध्ये किंवा एसआरएसटी दाबून), प्रोसेसरपैकी एक (सीपीयू 0) केवळ बूट्रोम नावाच्या केवळ-वाचन-कोडच्या अंतर्गत भागाची अंमलबजावणी करण्यास सुरवात करते. जर आणि फक्त जर Zynq चालू केले असेल तर, बूटरोम प्रथम मोड पिनची स्थिती मोड रजिस्टरमध्ये जोडेल (मोड पिन आर्टी Z4 वर JP7 ला जोडलेले असतील). जर रीसेट इव्हेंटमुळे बूटरोम कार्यान्वित होत असेल तर मोड पिन जोडलेले नाहीत आणि मोड रजिस्टरची मागील स्थिती वापरली जाते. याचा अर्थ असा आहे की प्रोग्रामिंग मोड जम्पर (जेपी 7) मध्ये कोणताही बदल नोंदविण्यासाठी आर्टि झेड 4 ला पावर सायकलची आवश्यकता आहे. पुढे, बूट्रॉम एपीयूमध्ये (ऑन-चिप मेमरी, किंवा ओसीएम म्हणतात) मोडमध्ये निर्दिष्ट केलेल्या नॉन-अस्थिर मेमरीच्या रूपातून एफएसबीएलची प्रत बनवते. एफटीएसबीएल योग्यरित्या कॉपी करण्यासाठी बूटरोमला झेनक बूट प्रतिमेमध्ये लपेटणे आवश्यक आहे. बूटरोमने शेवटची गोष्ट म्हणजे OCM मध्ये FSBL ला अंमलबजावणी बंद करणे.
Stage 1
यादरम्यान एसtage, FSBL प्रथम PS घटक कॉन्फिगर करणे पूर्ण करते, जसे की DDR मेमरी कंट्रोलर. नंतर, जर Zynq बूट प्रतिमेमध्ये बिटस्ट्रीम उपस्थित असेल, तर ते वाचले जाते आणि PL कॉन्फिगर करण्यासाठी वापरले जाते. शेवटी, वापरकर्ता अनुप्रयोग Zynq बूट प्रतिमेतून मेमरीमध्ये लोड केला जातो आणि त्यास अंमलबजावणी दिली जाते.
Stage 2
शेवटच्या एसtage हे FSBL द्वारे लोड केलेल्या वापरकर्ता अनुप्रयोगाची अंमलबजावणी आहे. साध्या "हॅलो वर्ल्ड" डिझाइनपासून सेकंड एस पर्यंत हा कोणत्याही प्रकारचा कार्यक्रम असू शकतोtage बूट लोडर लिनक्स सारखी ऑपरेटिंग सिस्टीम बूट करण्यासाठी वापरले जाते. बूट प्रक्रियेच्या अधिक तपशीलासाठी, अध्याय 6 चा संदर्भ घ्या झेनक तांत्रिक संदर्भ मॅन्युअल (सपोर्ट [पीडीएफ]).
Zynq बूट प्रतिमा सिंग व्हिवाडो आणि Xilinx सॉफ्टवेअर डेव्हलपमेंट किट (Xilinx SDK) तयार केली आहे. ही प्रतिमा तयार करण्याच्या माहितीसाठी कृपया या साधनांसाठी उपलब्ध Xilinx दस्तऐवजीकरण पहा.
आर्टी Z7 तीन वेगवेगळ्या बूट मोडचे समर्थन करते: मायक्रोएसडी, क्वाड एसपीआय फ्लॅश आणि जेTAG. मोड जम्पर (JP4) वापरून बूट मोड निवडला जातो, जो पॉवर-ऑन नंतर Zynq कॉन्फिगरेशन पिनच्या स्थितीवर परिणाम करतो. आकृती 3.1 Zynq कॉन्फिगरेशन पिन आर्टी Z7 वर कसे जोडलेले आहेत ते दर्शवते.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
आकृती 3.1. आर्टि झेड 7 कॉन्फिगरेशन पिन.
तीन बूट मोडचे वर्णन खालील विभागांमध्ये केले आहे.
मायक्रोएसडी बूट मोड
आर्टी Z7 कनेक्टर J9 मध्ये घातलेल्या मायक्रोएसडी कार्डवरून बूटिंगला समर्थन देते. खालील प्रक्रिया आपल्याला Xilinx साधनांसह तयार केलेल्या मानक Zynq बूट प्रतिमेसह मायक्रोएसडी वरून Zynq बूट करण्यास अनुमती देईल:
- FAT32 सह मायक्रोएसडी कार्ड फॉरमॅट करा file प्रणाली
- झिलिंक्स एसडीके सह तयार केलेली झेनक बूट प्रतिमा मायक्रोएसडी कार्डवर कॉपी करा.
- मायक्रोएसडी कार्डवरील झिंक बूट प्रतिमेचे नाव बदलून BOOT.bin करा.
- आपल्या संगणकावरून मायक्रोएसडी कार्ड बाहेर काढा आणि आर्टी झेड 9 वर कनेक्टर जे 7 मध्ये घाला.
- आर्टी Z7 ला उर्जा स्त्रोत जोडा आणि JP5 वापरून निवडा.
- दोन शीर्ष पिन (“एसडी” असे लेबल लावलेले) लहान करून जेपी 4 वर एकच जम्पर ठेवा.
- बोर्ड चालू करा. बोर्ड आता मायक्रोएसडी कार्डवर प्रतिमा बूट करेल.
क्वाड एसपीआय बूट मोड
आर्टी झेड 7 मध्ये ऑनबोर्ड 16 एमबी क्वाड-एसपीआय फ्लॅश आहे ज्यातून झिनक बूट करू शकतो. Xilinx कडून उपलब्ध दस्तऐवजीकरण Zynq ला जोडलेल्या फ्लॅश डिव्हाइसमध्ये Zynq बूट इमेज प्रोग्राम करण्यासाठी Xilinx SDK कसे वापरावे याचे वर्णन करते. एकदा झेडक बूट प्रतिमेसह क्वाड एसपीआय फ्लॅश लोड झाल्यानंतर, त्यापासून बूट करण्यासाठी खालील चरणांचे अनुसरण केले जाऊ शकते:
- आर्टी Z7 ला उर्जा स्त्रोत जोडा आणि JP5 वापरून निवडा.
- JP4 वर एकच जम्पर ठेवा, दोन केंद्र पिन ("QSPI" असे लेबल केलेले) कमी करा.
- बोर्ड चालू करा. बोर्ड आता क्वाड एसपीआय फ्लॅशमध्ये साठवलेली प्रतिमा बूट करेल.
JTAG बूट मोड
जे मध्ये ठेवल्यावरTAG बूट मोड, Xilinx साधने वापरून होस्ट संगणकाद्वारे सॉफ्टवेअर लोड होईपर्यंत प्रोसेसर प्रतीक्षा करेल. सॉफ्टवेअर लोड केल्यानंतर, एकतर सॉफ्टवेअर कार्यान्वित होऊ देणे शक्य आहे किंवा Xilinx SDK वापरून ओळीने ओळीने जाणे शक्य आहे.
PL वर J वर थेट कॉन्फिगर करणे देखील शक्य आहेTAG, प्रोसेसर पासून स्वतंत्र. हे Vivado हार्डवेअर सर्व्हर वापरून करता येते.
आर्टी झेड 7 कॅस्केड जे मध्ये बूट करण्यासाठी कॉन्फिगर केले आहेTAG मोड, जे PS ला त्याच J द्वारे प्रवेश करण्यास अनुमती देतेTAG पीएल म्हणून पोर्ट. स्वतंत्र J मध्ये आर्टी Z7 बूट करणे देखील शक्य आहेTAG JP2 मध्ये जम्पर लोड करून आणि शॉर्ट करून मोड. यामुळे PS ऑनबोर्ड J वरून प्रवेशयोग्य होणार नाहीTAG सर्किट्री, आणि स्कॅन चेनमध्ये फक्त PL दृश्यमान असेल. J वर PS वर प्रवेश करण्यासाठीTAG स्वतंत्र जे मध्ये असतानाTAG मोड, वापरकर्त्यांना पीजेसाठी सिग्नल रूट करावे लागतीलTAG EMIO वर परिधीय, आणि त्याच्याशी संवाद साधण्यासाठी बाह्य उपकरण वापरा.
क्वाड एसपीआय फ्लॅश
आर्टी झेड 7 मध्ये क्वाड एसपीआय सीरियल एनओआर फ्लॅश आहे. या बोर्डवर स्पॅन्शन S25FL128S वापरला जातो. मल्टी-आय/ओ एसपीआय फ्लॅश मेमरी नॉन-अस्थिर कोड आणि डेटा स्टोरेज प्रदान करण्यासाठी वापरली जाते. पीएस उपप्रणाली सुरू करण्यासाठी तसेच पीएल उपप्रणाली कॉन्फिगर करण्यासाठी याचा वापर केला जाऊ शकतो. संबंधित डिव्हाइस वैशिष्ट्ये आहेत:
- 16 MB ()
- x1, x2 आणि x4 समर्थन
- झेनक कॉन्फिगरेशन रेट @ 104 मेगाहर्ट्ज () चे समर्थन करणार्या बसची गती 100 मेगाहर्ट्झ () पर्यंत आहे. क्वाड एसपीआय मोडमध्ये, हे 400 एमबीएसमध्ये अनुवादित होते
- 3.3 व्ही पासून संचालित
SPI फ्लॅश Zynq-7000 APSoC ला जोडतो आणि Quad SPI इंटरफेसला सपोर्ट करतो. यासाठी MIO बँक 0/500, विशेषतः MIO [1: 6,8] मध्ये Zynq डेटाशीटमध्ये नमूद केल्यानुसार विशिष्ट पिनशी कनेक्शन आवश्यक आहे. क्वाड-एसपीआय फीडबॅक मोड वापरला जातो, अशा प्रकारे qspi_sclk_fb_out/MIO [8] मुक्तपणे टॉगल करण्यासाठी सोडला जातो आणि फक्त 20K पुल-अप रेझिस्टरला 3.3V ला जोडला जातो. हे FQSPICLK2 पेक्षा जास्त क्वाड SPI घड्याळ वारंवारता देते (Zynq तांत्रिक संदर्भ पुस्तिका पहा
( ug585-Zynq-7000-TRM [पीडीएफ]) यावर अधिकसाठी).
डीडीआर मेमरी
आर्टी Z7 मध्ये IS43TR16256A-125KBL DDR3 मेमरी घटकांचा समावेश आहे जो एकच रँक, 16-बिट रुंद इंटरफेस आणि एकूण 512MiB क्षमता तयार करतो. Zynq दस्तऐवजीकरणात नमूद केल्याप्रमाणे DDR3 प्रोसेसर सबसिस्टम (PS) मधील हार्ड मेमरी कंट्रोलरशी जोडलेले आहे.
PS मध्ये AXI मेमरी पोर्ट इंटरफेस, DDR कंट्रोलर, संबंधित PHY आणि समर्पित I/O बँक समाविष्ट आहे. डीडीआर 3 मेमरी इंटरफेस गती 533 मेगाहर्ट्झ () / 1066 एमबीपीएस समर्थित आहे¹
आर्टि झेड 7 ला 40 ओम (+/- 10%) सिंगल-एन्ड सिग्नलसाठी ट्रेस इम्पेडन्स, आणि डिफरेंसियल क्लॉक आणि स्ट्रोब 80 ओम (+/- 10%) वर सेट केले होते. डीसीआय (डिजिटलली कंट्रोल्ड इम्पेडन्स) नावाचे वैशिष्ट्य ट्रेस इम्पेडन्समध्ये पीएस पिनच्या ड्राइव्ह सामर्थ्य आणि समाप्ती प्रतिबाधाशी जुळण्यासाठी वापरले जाते. मेमरीच्या बाजूला, प्रत्येक चिप ZQ पिनवर 240-ओम रेझिस्टर वापरून त्याची ऑन-डाय टर्मिनेशन आणि ड्राइव्ह सामर्थ्य कॅलिब्रेट करते.
लेआउट कारणांमुळे, दोन डेटा बाइट गट (डीक्यू [0-7], डीक्यू [8-15]) स्वॅप केले गेले. त्याच परिणामी बाइट गटातील डेटा बिट तसेच बदलले गेले. हे बदल वापरकर्त्यासाठी पारदर्शक आहेत. संपूर्ण डिझाइन प्रक्रियेदरम्यान, झिलिन्क्स पीसीबी मार्गदर्शक तत्त्वांचे अनुसरण केले गेले.
मेमरी चिप्स आणि पीएस डीडीआर बँक दोन्ही 1.5 व्ही पुरवठ्यापासून समर्थित आहेत. 0.75V चे मध्य-बिंदू संदर्भ साध्या रेझिस्टर डिव्हिडरसह तयार केले गेले आहे आणि बाहेरील संदर्भ म्हणून Zynq ला उपलब्ध आहे.
योग्य ऑपरेशनसाठी, पीएस मेमरी कंट्रोलर योग्यरित्या कॉन्फिगर करणे आवश्यक आहे. सेटिंग्ज वास्तविक मेमरी चव पासून बोर्ड ट्रेस विलंब पर्यंत असतात. आपल्या सोयीसाठी, Zynq प्रीसेट file साठी आर्टी Z7 प्रदान केले आहे संसाधन केंद्र
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) आणि Zynq प्रोसेसिंग सिस्टीम आयपी कोर योग्य पॅरामीटर्ससह स्वयंचलितपणे कॉन्फिगर करते.
सर्वोत्कृष्ट DDR3 कामगिरीसाठी, DRAM प्रशिक्षण Xilinx साधनांमधील PS कॉन्फिगरेशन टूलमध्ये लेखन समतल करणे, गेट वाचणे आणि डेटा नेत्र पर्याय वाचण्यासाठी सक्षम केले आहे. बोर्ड विलंब, प्रक्रियेतील फरक आणि थर्मल ड्रिफ्टसाठी खाते नियंत्रकाद्वारे गतिशीलपणे प्रशिक्षण दिले जाते. प्रशिक्षण प्रक्रियेसाठी इष्टतम प्रारंभिक मूल्ये विशिष्ट मेमरी सिग्नलसाठी बोर्ड विलंब (प्रसार विलंब) आहेत.
प्रत्येक बाइट गटांसाठी बोर्ड विलंब निर्दिष्ट केला आहे. हे पॅरामीटर्स बोर्ड-विशिष्ट आहेत आणि पीसीबी ट्रेस लांबीच्या अहवालांमधून काढले गेले आहेत. डीक्यूएस ते सीएलके डिले आणि बोर्ड विलंब मूल्ये विशेषतः आर्टि झेड 7 मेमरी इंटरफेस पीसीबी डिझाइनमध्ये मोजली जातात.
मेमरी कंट्रोलर ऑपरेशनच्या अधिक तपशीलांसाठी, Xilinx पहा Zynq तांत्रिक संदर्भ पुस्तिका ( ug585-Zynq-7000-TRM [पीडीएफ]).
PLL मर्यादेमुळे आर्टी Z525 वर जास्तीत जास्त प्रत्यक्ष घड्याळ वारंवारता 7 MHz () आहे.
यूएसबी यूआर्ट ब्रिज (सीरियल पोर्ट)
आर्टी झेड 7 मध्ये एफटीडीआय एफटी 2232 एचक्यू यूएसबी-यूएआरटी ब्रिज (कनेक्टर जे 14 शी जोडलेले) समाविष्ट आहे जे आपल्याला पीसी अनुप्रयोग वापरू देते
मानक सीओएम पोर्ट आदेश (किंवा लिनक्समध्ये टीटीवाय इंटरफेस) वापरून बोर्डशी संवाद साधा. ड्रायव्हर्स स्वयंचलितपणे विंडोज आणि लिनक्सच्या नवीन आवृत्त्यांमध्ये स्थापित होतात. सीरियल पोर्ट डेटा दोन-वायर सीरियल पोर्ट (TXD/RXD) वापरून Zynq सह एक्सचेंज केला जातो. ड्रायव्हर्स स्थापित केल्यानंतर, Zynq पिनवर सीरियल डेटा ट्रॅफिक तयार करण्यासाठी COM पोर्टकडे निर्देशित पीसीवरून I/O आदेश वापरले जाऊ शकतात. हे पोर्ट PS (MIO) पिनशी जोडलेले आहे आणि UART कंट्रोलरच्या संयोजनात वापरले जाऊ शकते.
झिंक प्रीसेट्स file (मध्ये उपलब्ध आर्टी झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
UART 0 कंट्रोलरकडे योग्य MIO पिनचे मॅपिंग करण्याची काळजी घेते आणि खालील डीफॉल्ट प्रोटोकॉल पॅरामीटर्स वापरते: 115200 बॉड रेट, 1 स्टॉप बिट, पॅरिटी नाही, 8-बिट कॅरेक्टर लांबी.
दोन ऑन-बोर्ड स्टेटस LEDs पोर्टवरून वाहणाऱ्या वाहतुकीवर व्हिज्युअल फीडबॅक देतात: ट्रान्समिट LED () (LD11) आणि रिसीव्ह LED () (LD10). दिशा दर्शविणारी सिग्नल नावे बिंदूच्या-view DTE (डेटा टर्मिनल उपकरणे), या प्रकरणात पीसी.
FT2232HQ डिजिलेंट USB-J साठी कंट्रोलर म्हणून देखील वापरला जातोTAG सर्किटरी, परंतु यूएसबी-यूएआरटी आणि यूएसबी-जेTAG कार्ये एकमेकांपासून पूर्णपणे स्वतंत्रपणे वागतात. त्यांच्या डिझाइनमध्ये FT2232 ची UART कार्यक्षमता वापरण्यात स्वारस्य असलेल्या प्रोग्रामरना J बद्दल काळजी करण्याची गरज नाहीTAG यूएआरटी डेटा ट्रान्सफरमध्ये हस्तक्षेप करणारे सर्किट्री आणि उलट. या दोन वैशिष्ट्यांचे एकाच उपकरणामध्ये संयोजन केल्याने आर्टी Z7 प्रोग्राम केले जाऊ शकते, UART द्वारे संप्रेषित केले जाऊ शकते आणि एकाच मायक्रो यूएसबी केबलसह जोडलेल्या संगणकावरून चालविले जाऊ शकते.
FT2232HQ वरील UART कंट्रोलरकडून DTR सिग्नल JP12 द्वारे Zynq डिव्हाइसच्या MIO1 शी जोडलेले आहे. Arduino IDE ला Arty Z7 सह काम करण्यासाठी पोर्ट केले पाहिजे, हा जम्पर लहान केला जाऊ शकतो आणि MIO12 चा वापर "नवीन स्केच प्राप्त करण्यासाठी सज्ज" स्थितीत आर्टी Z7 ठेवण्यासाठी केला जाऊ शकतो. हे ठराविक Arduino IDE बूट-लोडरच्या वर्तनाचे अनुकरण करेल.
मायक्रो एसडी स्लॉट
आर्टी Z7 नॉन-अस्थिर बाह्य मेमरी स्टोरेज तसेच Zynq बूट करण्यासाठी मायक्रोएसडी स्लॉट (J9) प्रदान करते. स्लॉट कार्ड डिटेक्टसह बँक 1/501 MIO [40-47] ला जोडलेले आहे. PS बाजूला, परिधीय SDIO 0 या पिनवर मॅप केले जाते आणि SD कार्डद्वारे संप्रेषण नियंत्रित करते. पिनआउट टेबल 7.1 मध्ये पाहिले जाऊ शकते. पेरिफेरल कंट्रोलर 1-बिट आणि 4-बिट SD ट्रान्सफर मोडला सपोर्ट करतो पण SPI मोडला सपोर्ट करत नाही. वर आधारित झेनक तांत्रिक संदर्भ मॅन्युअल ( सपोर्ट [PDF]), SDIO होस्ट मोड एकमेव मोड समर्थित आहे.
| सिग्नलचे नाव | वर्णन | Zynq पिन | एसडी स्लॉट पिन |
| SD_D0 | डेटा [0] | MIO42 | 7 |
| SD_D1 | डेटा [1] | MIO43 | 8 |
| SD_D2 | डेटा [2] | MIO44 | 1 |
| SD_D3 | डेटा [3] | MIO45 | 2 |
| एसडी_सीसीएलके | घड्याळ | MIO40 | 5 |
| SD_CMD | आज्ञा | MIO41 | 3 |
| SD_CD | कार्ड डिटेक्ट | MIO47 | 9 |
तक्ता 7.1. मायक्रोएसडी पिनआउट
SD स्लॉट 3.3V पासून समर्थित आहे परंतु MIO बँक 1/501 (1.8V) द्वारे जोडलेले आहे. म्हणून, TI TXS02612 लेव्हल शिफ्टर हे भाषांतर करते. TXS02612 प्रत्यक्षात 2-पोर्ट SDIO पोर्ट विस्तारक आहे, परंतु केवळ त्याचे लेव्हल शिफ्टर फंक्शन वापरले जाते. कनेक्शन आकृती आकृती 7.1 वर पाहिली जाऊ शकते. योग्य पिन काढणे आणि इंटरफेस कॉन्फिगर करणे आर्टी 7 झिंक प्रीसेटद्वारे हाताळले जाते file, वर उपलब्ध आर्टी झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
आकृती 7.1. मायक्रोएसडी स्लॉट सिग्नल
लो-स्पीड आणि हाय-स्पीड दोन्ही कार्ड समर्थित आहेत, जास्तीत जास्त घड्याळ वारंवारता 50 MHz () आहे. क्लास 4 कार्ड किंवा त्यापेक्षा चांगले
शिफारस केली.
SD कार्डवरून बूट कसे करावे यावरील माहितीसाठी विभाग 3.1 चा संदर्भ घ्या. अधिक माहितीसाठी, सल्लामसलत पहा Zynq तांत्रिक संदर्भ पुस्तिका ( ug585-Zynq-7000-TRM [पीडीएफ]).
यूएसबी होस्ट
आर्टी Z7 Zynq डिव्हाइसवर उपलब्ध दोन PS PS OTG इंटरफेसपैकी एक लागू करते. PHY म्हणून 3320-बिट एएलपीआय इंटरफेससह मायक्रोचिप यूएसबी 2.0 यूएसबी 8 ट्रान्ससीव्हर चिप वापरली जाते. PHY मध्ये संपूर्ण एचएस-यूएसबी फिजिकल फ्रंट-एंड सपोर्टिंग गती 480 एमबीएस पर्यंत आहे. पीएचवाय एमआयओ बँक 1/501 शी जोडलेले आहे, जी 1.8 व्हीवर समर्थित आहे. एमएसओ [२-0--28] द्वारे जोडलेले, पीएसवर यूएसबी ० गौण वापरले जाते. यूएसबी ओटीजी इंटरफेस एम्बेडेड होस्ट म्हणून काम करण्यासाठी कॉन्फिगर केले आहे. यूएसबी ओटीजी आणि यूएसबी डिव्हाइस मोड समर्थित नाहीत.
आर्टी झेड 7 तांत्रिकदृष्ट्या एक "एम्बेडेड होस्ट" आहे कारण ते सामान्य उद्देशाने होस्ट म्हणून पात्र होण्यासाठी आवश्यक व्हीबीयूएस वर आवश्यक 150 µF कॅपेसिटन्स प्रदान करत नाही. आर्टी झेड 7 मध्ये सुधारणा करणे शक्य आहे जेणेकरून ते 41 µF कॅपेसिटरसह सी 150 लोड करून सामान्य हेतूच्या यूएसबी होस्ट आवश्यकतांचे पालन करते. पीसीबीवर लहान घटकांना सोल्डरिंगचा अनुभव असलेल्यांनीच या पुनर्वापराचा प्रयत्न केला पाहिजे. बरीच यूएसबी परिधीय साधने C41 लोड केल्याशिवाय ठीक काम करतील. आर्टि झेड 7 एम्बेडेड होस्ट किंवा सामान्य-हेतूने होस्ट म्हणून कॉन्फिगर केलेले असले तरीही ते 500 व्हीव्हीबीयूएस लाइनवर 5 एमए प्रदान करू शकते. लक्षात ठेवा की यूएसबी पोर्टवरून समर्थित असताना एम्बेडेड लिनक्स बूट करतेवेळी सीटी 41 लोडिंगमुळे आर्टि झेड 7 रीसेट होऊ शकते, कोणतेही यूएसबी डिव्हाइस यजमान पोर्टशी कनेक्ट केलेले नसले तरीही. हे यूएसबी होस्ट कंट्रोलर सक्षम केलेले आणि व्हीबीयूएस पॉवर स्विच (आयसी 41) चालू केलेले असताना सी -9 कारणास्तव गर्दीच्या प्रवाहामुळे होते.
लक्षात घ्या की जर तुमचे डिझाइन यूएसबी होस्ट पोर्ट (एम्बेडेड किंवा सामान्य-हेतू) वापरत असेल तर आर्टी झेड 7 बॅटरी किंवा वॉल अॅडॉप्टरद्वारे अधिक शक्ती प्रदान करण्यास सक्षम असेल (जसे की आर्टी झेड 7 oryक्सेसरी किटमध्ये समाविष्ट).
इथरनेट PHY
आर्टी Z7 नेटवर्क कनेक्शनसाठी 8211/10/100 इथरनेट पोर्ट कार्यान्वित करण्यासाठी Realtek RTL1000E-VL PHY वापरते. PHY MIO बँक 501 (1.8V) ला जोडतो आणि Zynq-7000 APSoC ला RGMII द्वारे डेटा आणि व्यवस्थापनासाठी MDIO द्वारे इंटरफेस जोडतो. सहायक व्यत्यय (INTB) आणि रीसेट (PHYRSTB) सिग्नल अनुक्रमे MIO पिन MIO10 आणि MIO9 शी जोडतात.
आकृती 9.1. इथरनेट PHY सिग्नल
पॉवर-अप केल्यानंतर, PHY स्वयं-वाटाघाटी सक्षम, जाहिरात 10/100/1000 लिंक स्पीड आणि फुल-डुप्लेक्ससह सुरू होते. जर इथरनेट-सक्षम भागीदार जोडलेला असेल, तर PHY स्वयंचलितपणे त्याच्याशी एक दुवा स्थापित करते, अगदी Zynq कॉन्फिगर केलेले नसतानाही.
RJ-45 कनेक्टरजवळ दोन स्टेटस इंडिकेटर LEDs ऑन बोर्ड आहेत जे ट्रॅफिक (LD9) आणि वैध लिंक-स्टेट (LD8) दर्शवतात. तक्ता 9.1 डीफॉल्ट वर्तन दर्शवते.
| कार्य | डिझायनर | राज्य | वर्णन |
| लिंक | LD8 | स्थिर चालू | दुवा 10/100/1000 |
| 0.4s चालू, 2s बंद | दुवा, ऊर्जा कार्यक्षम इथरनेट (ईईई) मोड | ||
| ACT | LD9 | लुकलुकणारा | प्रसारित करणे किंवा प्राप्त करणे |
तक्ता 9.1. इथरनेट स्थिती LEDs.
Zynq दोन स्वतंत्र गीगाबिट इथरनेट कंट्रोलर समाविष्ट करते. ते 10/100/1000 हाफ/फुल-डुप्लेक्स इथरनेट MAC लागू करतात. या दोन पैकी, GEM 0 MIO पिनवर मॅप केले जाऊ शकते जेथे PHY जोडलेले आहे. MIO बँक 1.8V पासून चालवली जात असल्याने, RGMII इंटरफेस 1.8V HSTL क्लास 1 ड्रायव्हर्स वापरते. या I/O मानकासाठी, 0.9V चे बाह्य संदर्भ बँक 501 (PS_MIO_VREF) मध्ये प्रदान केले आहे. योग्य पिन काढणे आणि इंटरफेस कॉन्फिगर करणे आर्टी Z7 Zynq प्रीसेट द्वारे हाताळले जाते file, वर उपलब्ध आर्टी झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
जरी PHY चे डीफॉल्ट पॉवर-अप कॉन्फिगरेशन बहुतेक अनुप्रयोगांमध्ये पुरेसे असू शकते, MDIO बस व्यवस्थापनासाठी उपलब्ध आहे. RTL8211E-VL ला MDIO बसमध्ये 5-बिट पत्ता 00001 नियुक्त केला आहे. साध्या रजिस्टरसह वाचन आणि लेखन आज्ञा, स्थिती माहिती वाचली जाऊ शकते किंवा कॉन्फिगरेशन बदलली जाऊ शकते. रियलटेक PHY मूलभूत कॉन्फिगरेशनसाठी उद्योग-मानक नोंदणी नकाशाचे अनुसरण करते.
RGMII स्पेसिफिकेशन रिसीव्ह (RXC) साठी कॉल करते आणि डेटा सिग्नल (RXD [0: 3], RXCTL आणि TXD [0: 3], TXCTL) च्या तुलनेत विलंबित घड्याळ (TXC) प्रसारित करते. झिलिन्क्स पीसीबी मार्गदर्शकतत्त्वांमध्ये देखील हा विलंब जोडणे आवश्यक आहे. RTL8211E-VL TXC आणि RXC दोन्हीवर 2ns विलंब घालण्यास सक्षम आहे जेणेकरून बोर्ड ट्रेस जास्त काळ करण्याची आवश्यकता नाही.
पीएचवाय त्याच 50 वरुन आहे MHz () झिन्क पीएस घड्याळ करणारे ऑसिलेटर. दोन भारांची परजीवी क्षमता एका स्त्रोतापासून चालवण्याइतकी कमी आहे.
इथरनेट नेटवर्कवर, प्रत्येक नोडला एक अद्वितीय MAC पत्ता आवश्यक असतो. या कारणासाठी, क्वाड-एसपीआय फ्लॅशचा एक-वेळ-प्रोग्राम करण्यायोग्य (ओटीपी) प्रदेश फॅक्टरीमध्ये 48-बिट ग्लोबल अद्वितीय EUI-48/64 ™ सुसंगत अभिज्ञापकासह प्रोग्राम केला गेला आहे. ओटीपी अॅड्रेस रेंज [0x20; 0x25] मध्ये पहिल्या बाइटसह ट्रान्समिशन बाइट ऑर्डर सर्वात कमी पत्त्यावर आहे. चा संदर्भ घ्या फ्लॅश मेमरी डेटाशीट (http://www.cypress.com/file/177966/download) ओटीपी क्षेत्रांमध्ये प्रवेश कसा करावा याबद्दल माहितीसाठी. पेटेलिनक्स वापरताना, हे यू-बूट बूट-लोडरमध्ये आपोआप हाताळले जाते, आणि हा अनोखा मॅक पत्ता वापरण्यासाठी लिनक्स सिस्टम स्वयंचलितपणे संरचीत केली जाते.
गीगाबिट इथरनेट MAC वापरण्याबद्दल अधिक माहितीसाठी, पहा Zynq तांत्रिक संदर्भ पुस्तिका
( ug585-Zynq-7000-TRM [पीडीएफ]).
HDMI
आर्टि झेड 7 मध्ये दोन अप्रकाशित एचडीएमआय पोर्ट आहेत: एक स्रोत पोर्ट जे 11 (आउटपुट), आणि एक सिंक पोर्ट जे 10 (इनपुट). दोन्ही पोर्ट HDMI प्रकार वापरतात- डेटा आणि घड्याळ सिग्नलसह एक रिसेप्टल्स समाप्त आणि थेट Zynq PL शी जोडलेले.
एचडीएमआय आणि डीव्हीआय दोन्ही सिस्टम समान टीएमडीएस सिग्नलिंग मानक वापरतात, थेट झिंक पीएलच्या वापरकर्त्या I / O इन्फ्रास्ट्रक्चरद्वारे समर्थित. तसेच, एचडीएमआय स्त्रोत डीव्हीआय सिंकसह बॅकवर्ड सुसंगत आहेत आणि त्याउलट. अशा प्रकारे, डीव्हीआय मॉनिटर चालविण्यासाठी किंवा डीव्हीआय इनपुट स्वीकारण्यासाठी साधे पॅसिव्ह अॅडॉप्टर (बहुतेक इलेक्ट्रॉनिक्स स्टोअरमध्ये उपलब्ध) वापरले जाऊ शकतात. एचडीएमआय रिसेप्टॅकलमध्ये केवळ डिजिटल सिग्नलचा समावेश आहे, म्हणून केवळ डीव्हीआय-डी मोड शक्य आहे.
19-पिन एचडीएमआय कनेक्टरमध्ये तीन विभेदक डेटा चॅनेल, एक विभेदक घड्याळ चॅनेल पाच समाविष्ट आहेत जीएनडी () कनेक्शन, एक-वायर कंझ्युमर इलेक्ट्रॉनिक्स कंट्रोल (सीईसी) बस, दोन-वायर डिस्प्ले डेटा चॅनेल (डीडीसी) बस जी मूलत: आय 2 सी बस आहे, एक हॉट प्लग डिटेक्ट (एचपीडी) सिग्नल, 5 एमए पर्यंत वितरित करण्यास सक्षम 50 व्ही सिग्नल , आणि एक आरक्षित (आरईएस) पिन. आरईएसचा अपवाद वगळता झिनक पीएलवर सर्व नॉन-पॉवर सिग्नल वायर आहेत.
| Pin/Signal | J11 (स्रोत) | J10 (विहिर) | ||
| वर्णन | FPGA पिन | वर्णन | FPGA पिन | |
| डी [2] _ पी, डी [2] _ एन | डेटा आउटपुट | जे 18, एच 18 | डेटा इनपुट | एन 20, पी 20 |
| D [1] _P, D [1] _N | डेटा आउटपुट | के १,, जे १ | डेटा इनपुट | टी 20, यू 20 |
| डी [0] _ पी, डी [0] _ एन | डेटा आउटपुट | K17, K18 | डेटा इनपुट | व्ही 20, डब्ल्यू 20 |
| CLK_P, CLK_N | घड्याळ आउटपुट | एल 16, एल 17 | घड्याळ इनपुट | एन 18, पी 19 |
| सीईसी | ग्राहक इलेक्ट्रॉनिक्स नियंत्रण द्विदिश (पर्यायी) | G15 | ग्राहक इलेक्ट्रॉनिक्स नियंत्रण द्विदिश (पर्यायी) | H17 |
| एससीएल, एसडीए | DDC द्विदिश (पर्यायी) | M17, M18 | डीडीसी द्विदिशात्मक | यू 14, यू 15 |
| एचपीडी/एचपीए | हॉट-प्लग डिटेक्ट इनपुट (उलटा, पर्यायी) | R19 | हॉट-प्लग जोर आउटपुट | T19 |
तक्ता 10.1. HDMI पिन वर्णन आणि असाइनमेंट.
टीएमडीएस सिग्नल
एचडीएमआय/डीव्हीआय हा एक हाय-स्पीड डिजिटल व्हिडिओ स्ट्रीम इंटरफेस आहे जो संक्रमण-कमीतकमी विभेदक सिग्नलिंग (टीएमडीएस) वापरतो. HDMI पोर्टपैकी एकाचा योग्य वापर करण्यासाठी, Zynq PL मध्ये एक मानक-अनुरूप ट्रान्समीटर किंवा रिसीव्हर लागू करणे आवश्यक आहे. अंमलबजावणीचे तपशील या नियमावलीच्या कार्यक्षेत्राच्या बाहेर आहेत. वर व्हिडिओ लायब्ररी आयपी कोर रेपॉजिटरी तपासा डिजिलेंट गिटहब (https://github.com/Digilent) वापरण्यास तयार संदर्भ IP साठी.
सहाय्यक सिग्नल
जेव्हा जेव्हा सिंक तयार असेल आणि आपल्या उपस्थितीची घोषणा करू इच्छित असेल तेव्हा ते 5 व्ही 0 पुरवठा पिनला एचपीडी पिनशी जोडेल. आर्टि झेड 7 वर हे हॉट प्लग अॅसेटर सिग्नल उंचावर चालवून केले जाते. लक्षात ठेवा हे फक्त झीनक पीएलमध्ये डीडीसी चॅनेल स्लेव्ह लागू झाल्यानंतर केले जावे आणि प्रदर्शन डेटा प्रसारित करण्यास तयार असेल.
डिस्प्ले डेटा चॅनेल, किंवा डीडीसी, प्रोटोकॉलचा एक संग्रह आहे जो डिस्प्ले (सिंक) आणि ग्राफिक्स अॅडॉप्टर (स्रोत) दरम्यान संप्रेषण सक्षम करतो. DDC2B प्रकार I2C वर आधारित आहे, बस मास्टर स्त्रोत आहे आणि बस गुलाम सिंक आहे. जेव्हा एखादा स्त्रोत एचपीडी पिनवर उच्च स्तराचा शोध घेतो तेव्हा ते डीडीसी बसच्या विहिर व्हिडिओंच्या क्षमतेसाठी चौकशी करते. हे निर्धारित करते की सिंक डीव्हीआय किंवा एचडीएमआय-सक्षम आहे आणि कोणते रिझोल्यूशन समर्थित आहेत. त्यानंतरच व्हिडिओ प्रसारण सुरू होईल. अधिक माहितीसाठी वेसा ई-डीडीसी वैशिष्ट्यांचा संदर्भ घ्या.
कंझ्युमर इलेक्ट्रॉनिक्स कंट्रोल, किंवा सीईसी हा एक पर्यायी प्रोटोकॉल आहे जो विविध उत्पादनांमधील एचडीएमआय साखळीवर नियंत्रण संदेश पाठवू देतो. एक सामान्य वापर प्रकरण म्हणजे टीव्ही पासिंग कंट्रोल मेसेज जे युनिव्हर्सल रिमोटमधून डीव्हीआर किंवा सॅटेलाईट रिसीव्हरकडे जातात. हे झिनक पीएल वापरकर्त्याच्या आय / ओ पिनशी जोडलेल्या 3.3 व्ही पातळीवरील एक-वायर प्रोटोकॉल आहे. ओपन-ड्रेन फॅशनमध्ये वायर नियंत्रित केले जाऊ शकते ज्यामुळे सामान्य सीईसी वायर सामायिक करणार्या अनेक साधनांना परवानगी मिळते. अधिक माहितीसाठी HDMI 1.3 च्या CEC परिशिष्ट किंवा नंतरच्या वैशिष्ट्यांचा संदर्भ घ्या.
घड्याळ स्त्रोत
आर्टी Z7 एक 50 प्रदान करते MHz () Zynq PS_CLK इनपुटवर घड्याळ, जे प्रत्येक PS उपप्रणालीसाठी घड्याळे निर्माण करण्यासाठी वापरले जाते. 50 MHz () इनपुट प्रोसेसरला जास्तीत जास्त 650 च्या वारंवारतेवर ऑपरेट करू देते MHz () आणि DDR3 मेमरी कंट्रोलर जास्तीत जास्त 525 MHz () (1050 Mbps) वर ऑपरेट करण्यासाठी. आर्टी Z7 Zynq प्रीसेट file वर उपलब्ध आहे आर्टी झेड 7 रिसोर्स सेंटर (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) 50 सह कार्य करण्यासाठी Zynq योग्यरित्या कॉन्फिगर करण्यासाठी Vivado प्रकल्पात Zynq प्रोसेसिंग सिस्टम IP कोर मध्ये आयात केले जाऊ शकते. MHz () इनपुट घड्याळ.
PS मध्ये एक समर्पित PLL आहे जो चार संदर्भ घड्याळे निर्माण करण्यास सक्षम आहे, प्रत्येक सेट करण्यायोग्य फ्रिक्वेन्सीसह, ज्याचा वापर PL मध्ये लागू कस्टम लॉजिक घड्याळ करण्यासाठी केला जाऊ शकतो. याव्यतिरिक्त, Arty Z7 बाह्य 125 प्रदान करते MHz () PL चे H16 पिन करण्यासाठी थेट घड्याळ संदर्भित करा. बाह्य संदर्भ घड्याळ पीएलच्या पूर्णपणे स्वतंत्रपणे पीएल वापरण्याची परवानगी देते, जे प्रोसेसरची आवश्यकता नसलेल्या सोप्या अनुप्रयोगांसाठी उपयुक्त ठरू शकते.
झिंकच्या पीएलमध्ये एमएमसीएम आणि पीएलएलचा देखील समावेश आहे ज्याचा वापर अचूक फ्रिक्वेन्सी आणि फेज रिलेशनसह घड्याळे तयार करण्यासाठी केला जाऊ शकतो. चार PS संदर्भ घड्याळांपैकी कोणतेही किंवा 125 MHz () बाह्य संदर्भ घड्याळ MMCMs आणि PLLs साठी इनपुट म्हणून वापरले जाऊ शकते. आर्टि झेड 7-10 मध्ये 2 एमएमसीएम आणि 2 पीएलएल समाविष्ट आहेत आणि आर्टि झेड 7-20 मध्ये 4 एमएमसीएम आणि 4 पीएलएल समाविष्ट आहेत. Zynq PL क्लॉकिंग संसाधनांच्या क्षमतेच्या संपूर्ण वर्णनासाठी, Xilinx कडून उपलब्ध "7 मालिका FPGAs क्लॉकिंग संसाधने वापरकर्ता मार्गदर्शक" पहा.
आकृती 11.1 आर्टि झेड 7 वर वापरलेल्या क्लोकिंग योजनेची रूपरेषा दर्शविते. लक्षात घ्या की इथरनेट PHY मधील संदर्भ घड्याळ आउटपुट 125 म्हणून वापरले जाते MHz () या उद्देशासाठी समर्पित थरथरणा .्यासह किंमत कमी करण्यासाठी पीएलला संदर्भित घड्याळ. लक्षात ठेवा की जेव्हा इथरनेट पीएचवाय (आयसी 125) ने पीएचवायआरएसटीबी सिग्नल कमी ड्राईव्हिंग करून हार्डवेअर रीसेट केले असेल तेव्हा सीएलके 1 अक्षम केले जाईल.
आकृती 11.1. आर्टी Z7 क्लॉकिंग.
मूलभूत I / O
आर्टि झेड 7 बोर्डमध्ये आकृती 2 मध्ये दाखवल्याप्रमाणे दोन ट्राय-कलर एलईडी, 4 स्विच, 4 पुशबटन आणि 12.1 वैयक्तिक एलईडी समाविष्ट आहेत. पुशबटन आणि स्लाइड स्विच Zynq PL ला मालिका प्रतिरोधकांद्वारे जोडले जातात जेणेकरून अनवधानाने शॉर्ट सर्किटचे नुकसान टाळता येईल (पुश बटण किंवा स्लाइड स्विचला नियुक्त केलेले FPGA पिन अनवधानाने आउटपुट म्हणून परिभाषित केले असल्यास शॉर्ट सर्किट होऊ शकते). चार पुशबटन हे "क्षणिक" स्विच असतात जे सामान्यत: जेव्हा ते विश्रांती घेतात तेव्हा कमी आउटपुट आणि जेव्हा ते दाबले जातात तेव्हाच उच्च आउटपुट तयार करतात. स्लाइड स्विच त्यांच्या स्थितीनुसार सतत उच्च किंवा कमी इनपुट तयार करतात.
आकृती 12.1. आर्टी Z7 GPIO ().
चार वैयक्तिक उच्च-कार्यक्षमता LEDs 330-ओम प्रतिरोधकांद्वारे Zynq PL शी एनोड-जोडलेले आहेत, म्हणून जेव्हा लॉजिक उच्च व्हॉल्यूम असेल तेव्हा ते चालू होतीलtage त्यांच्या संबंधित I/O पिनवर लागू केले जाते. वापरकर्ता प्रवेशयोग्य नसलेले अतिरिक्त एलईडी पॉवर-ऑन, पीएल प्रोग्रामिंग स्थिती आणि यूएसबी आणि इथरनेट पोर्ट स्थिती दर्शवतात.
तिरंगी एलईडी
आर्टी झेड 7 बोर्डमध्ये दोन तिरंगी एलईडी आहेत. प्रत्येक तिरंगी एलईडी () तीन इनपुट सिग्नल आहेत जे तीन लहान अंतर्गत LEDs चे कॅथोड चालवतात: एक लाल, एक निळा आणि एक हिरवा. यापैकी एका उच्च रंगाशी संबंधित सिग्नल चालवणे अंतर्गत प्रकाशमान करेल एलईडी (). इनपुट सिग्नल झीन्क पीएलद्वारे ट्रान्झिस्टरद्वारे चालवतात, जे सिग्नलला उलट करते. म्हणून, तिरंगी रंग उजळण्यासाठी एलईडी (), संबंधित सिग्नल उच्च चालविण्याची आवश्यकता आहे. तिरंगी रंग एलईडी () सध्या प्रकाशित होणाऱ्या अंतर्गत एलईडीच्या संयोजनावर अवलंबून रंग उत्सर्जित करेल. माजी साठीample, जर लाल आणि निळे सिग्नल जास्त चालवले जातात आणि हिरवा कमी चालवला जातो, तर तिरंगी एलईडी () एक जांभळा रंग उत्सर्जित करेल.
डिजीलेंट जोरदारपणे ट्राय कलर एलईडी चालविताना पल्स-रूंदी मॉड्यूलेशन (पीडब्ल्यूएम) वापरण्याची शिफारस करतो. कोणत्याही इनपुटला स्थिर तर्क '1' वर चालवल्यास परिणाम होईल एलईडी () असुविधाजनक तेजस्वी पातळीवर प्रकाशित केले जात आहे. आपण हे सुनिश्चित करून हे टाळू शकता की तिरंगी रंगाचे कोणतेही सिग्नल 50% पेक्षा जास्त ड्युटी सायकलसह चालत नाहीत. PWM चा वापर केल्याने ट्राय-कलर एलईडीच्या संभाव्य रंग पॅलेटचा मोठ्या प्रमाणात विस्तार होतो. प्रत्येक रंगाचे कर्तव्य चक्र वैयक्तिकरित्या 50% आणि 0% दरम्यान समायोजित केल्यामुळे विविध रंग वेगवेगळ्या तीव्रतेने प्रकाशित होतात, ज्यामुळे अक्षरशः कोणताही रंग प्रदर्शित होऊ शकतो.
मोनो ऑडिओ आउटपुट
ऑनबोर्ड ऑडिओ जॅक (J13) मोनो ऑडिओ आउटपुट पुरवणाऱ्या सॅलेन-की बटरवर्थ लो-पास 4 थे ऑर्डर फिल्टरद्वारे चालवला जातो. लो-पास फिल्टरचे सर्किट आकृती 14.1 मध्ये दर्शविले आहे. फिल्टरचे इनपुट (AUD_PWM) Zynq PL पिन R18 शी जोडलेले आहे. डिजिटल इनपुट सामान्यतः FPGA द्वारे उत्पादित पल्स-रुंदी मॉड्यूलेटेड (PWM) किंवा पल्स डेन्सिटी मॉड्युलेटेड (PDM) ओपन-ड्रेन सिग्नल असेल. लॉजिक '0' साठी सिग्नल कमी चालवणे आवश्यक आहे आणि लॉजिक '1' साठी उच्च-प्रतिबाधामध्ये सोडले पाहिजे. स्वच्छ अॅनालॉग 3.3V रेल्वेवर ऑन-बोर्ड पुल-अप रेझिस्टर योग्य व्हॉल स्थापित करेलtage लॉजिक '1' साठी. इनपुटवरील लो-पास फिल्टर पल्स-रुंदी मॉड्यूलेटेड डिजिटल सिग्नलला एनालॉग व्हॉलमध्ये रूपांतरित करण्यासाठी पुनर्रचना फिल्टर म्हणून काम करेल.tage ऑडिओ जॅक आउटपुटवर.
(आकृती 13.1. ऑडिओ आउटपुट सर्किट.
ऑडिओ आउटपुट म्यूट करण्यासाठी ऑडिओ शट-डाउन सिग्नल (AUD_SD) वापरला जातो. हे Zynq PL पिन T17 शी जोडलेले आहे. ऑडिओ आउटपुट वापरण्यासाठी, हा सिग्नल लॉजिक उच्च वर चालवला पाहिजे.
एसके बटरवर्थ लो-पास फिल्टरचा वारंवारता प्रतिसाद आकृती 13.2 मध्ये दर्शविला आहे. सर्किटचे AC विश्लेषण NI Multisim 12.0 वापरून केले जाते.
आकृती 13.2. ऑडिओ आउटपुट वारंवारता प्रतिसाद.
पल्स-रुंदी मॉड्यूलेशन
पल्स-रुंदी-मोड्युलेटेड (पीडब्ल्यूएम) सिग्नल ही काही ठराविक वारंवारतेवर डाळींची साखळी असते, प्रत्येक नाडीची संभाव्यता वेगळी रुंदी असते. हे डिजिटल सिग्नल एका साध्या लो-पास फिल्टरमधून जाऊ शकते जे एनालॉग व्हॉल तयार करण्यासाठी डिजिटल वेव्हफॉर्म समाकलित करतेtage काही अंतराने सरासरी नाडी-रुंदीच्या प्रमाणात (मध्यांतर कमी-पास फिल्टरच्या 3dB कट-ऑफ फ्रिक्वेन्सी आणि पल्स फ्रिक्वेन्सी द्वारे निर्धारित केले जाते). माजी साठीample, जर उपलब्ध डाळीच्या कालावधीच्या सरासरी 10% कडधान्ये जास्त असतील, तर एक इंटिग्रेटर एक एनालॉग मूल्य तयार करेल जे Vdd व्हॉलच्या 10% आहेtagई. आकृती 13.1.1 PWM सिग्नल म्हणून दर्शवलेले तरंग दर्शवते.
आकृती 13.1.1. PWM वेव्हफॉर्म.
एनालॉग व्हॉल परिभाषित करण्यासाठी PWM सिग्नल समाकलित करणे आवश्यक आहेtagई. लो-पास फिल्टर 3dB फ्रिक्वेन्सी ही PWM फ्रिक्वेंसीपेक्षा कमी तीव्रतेची ऑर्डर असावी जेणेकरून PWM फ्रिक्वेंसीवर सिग्नल ऊर्जा सिग्नलमधून फिल्टर केली जाईल. माजी साठीampउदाहरणार्थ, जर ऑडिओ सिग्नलमध्ये 5 kHz पर्यंत वारंवारता माहिती असणे आवश्यक असेल, तर PWM फ्रिक्वेंसी किमान 50 kHz (आणि शक्यतो जास्त) असावी. सर्वसाधारणपणे, अॅनालॉग सिग्नल निष्ठेच्या दृष्टीने, PWM वारंवारता जितकी जास्त असेल तितके चांगले. आकृती 13.1.2 आउटपुट व्हॉल तयार करणाऱ्या PWM इंटिग्रेटरचे प्रतिनिधित्व दर्शवतेtage पल्स ट्रेन समाकलित करून. स्थिर-राज्य फिल्टर आउटपुट सिग्नल लक्षात घ्या ampव्हीडीडीचे लिट्यूड रेशो पल्स-रुंदी ड्यूटी सायकलसारखेच आहे (ड्युटी सायकल पल्स-हाय टाइम पल्स-विंडो टाइमने विभाजित म्हणून परिभाषित केली जाते).
Figure 13.1.2. PWM Output Voltage.
स्रोत रीसेट करा
पॉवर-ऑन रीसेट
Zynq PS बाह्य पॉवर-ऑन रीसेट सिग्नलचे समर्थन करते. पॉवर-ऑन रीसेट हा संपूर्ण चिपचा मास्टर रीसेट आहे. हे सिग्नल रीसेट करण्यास सक्षम असलेल्या डिव्हाइसमधील प्रत्येक रजिस्टर रीसेट करते. आर्टी Z7 हा सिग्नल TPS65400 पॉवर रेग्युलेटरच्या PGOOD सिग्नलवरून चालवितो जेणेकरून सर्व वीज पुरवठा वैध होईपर्यंत सिस्टम रीसेटमध्ये ठेवता येईल.
कार्यक्रम पुश बटण स्विच
PROG पुश स्विच, PROG लेबल केलेले, Zynq PROG_B टॉगल करते. हे PL रीसेट करते आणि DONE ला डि-अॅस्टर्ड बनवते. प्रोसेसरद्वारे किंवा जे द्वारे पुन्हा प्रोग्राम केल्याशिवाय पीएल अपरिवर्तित राहीलTAG.
प्रोसेसर सबसिस्टम रीसेट
बाह्य प्रणाली रीसेट, SRST लेबल, डीबग वातावरणाला त्रास न देता Zynq डिव्हाइस रीसेट करते. माजी साठीample, वापरकर्त्याने सेट केलेले मागील ब्रेकपॉईंट सिस्टम रीसेट केल्यानंतर वैध राहतात. सुरक्षा समस्यांमुळे, सिस्टम रीसेट ओसीएमसह PS मधील सर्व मेमरी सामग्री मिटवते. सिस्टम रीसेट दरम्यान पीएल देखील साफ केले जाते. सिस्टम रीसेटमुळे बूट मोड स्ट्रॅपिंग पिन पुन्हा एस होऊ शकत नाहीतampएलईडी.
SRST बटण कोणत्याही संलग्न शील्डवर रीसेट ट्रिगर करण्यासाठी CK_RST सिग्नल टॉगल करण्यास कारणीभूत ठरते.
Pmod पोर्ट
पीएमओडी पोर्ट्स 2 × 6, काटकोन, 100-मिली अंतराची महिला कनेक्टर आहेत जी मानक 2 × 6 पिन हेडरसह जुळतात. प्रत्येक 12-पिन Pmod पोर्ट दोन 3.3V प्रदान करते VCC () आकृती 6 मध्ये दाखवल्याप्रमाणे सिग्नल (पिन 12 आणि 5), दोन ग्राउंड सिग्नल (पिन 11 आणि 15.1) आणि आठ लॉजिक सिग्नल. च्या VCC () आणि ग्राउंड पिन चालू 1 ए पर्यंत वितरित करू शकतात परंतु ऑनबोर्ड रेग्युलेटर किंवा बाह्य वीजपुरवठा पुरवठा करणारे कोणतेही वीज बजेट ओलांडू नये याची काळजी घेतली पाहिजे (“वीजपुरवठा” विभागात सूचीबद्ध section.3.3 व्ही रेल्वे चालू मर्यादा पहा) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
आकृती 15.1. Pmod पोर्ट आकृती
डिजीलेंट Pmod oryक्सेसरी बोर्डचा एक मोठा संग्रह तयार करतो जो A/D, D/A, मोटर ड्रायव्हर्स, सेन्सर्स आणि इतर फंक्शन्स सारख्या तयार फंक्शन्स जोडण्यासाठी Pmod विस्तार कनेक्टरला जोडू शकतो. पहा www.digilentinc.com (http://www.digilentinc.com) अधिक माहितीसाठी.
डिजीलेंट एफपीजीए बोर्डावर आढळणारे प्रत्येक पॉडॉम पोर्ट चारपैकी एका श्रेणीत येते: मानक, एमआयओ कनेक्ट केलेले, एक्सएडीसी किंवा उच्च-गती. आर्टी झेड 7 मध्ये दोन पीमोड पोर्ट आहेत, जे दोन्ही हायस्पीड प्रकार आहेत. खालील विभाग Pmod पोर्टच्या हाय-स्पीड प्रकाराचे वर्णन करतो.
हाय-स्पीड Pmods
जास्तीत जास्त स्विचिंग गतीसाठी हाय-स्पीड पोमॉड्सकडे त्यांचे डेटा सिग्नल प्रतिबाधा जुळणारे विभेदक जोडी म्हणून वळविले जातात. त्यांच्याकडे अतिरिक्त संरक्षणासाठी प्रतिरोधक लोड करण्यासाठी पॅड्स आहेत, परंतु 7-ओम शंट्स म्हणून लोड केलेल्या आर्टि झेड 0 जहाज. मालिका प्रतिरोधक बंद केल्यामुळे, हे पोड शॉर्ट सर्किट्सपासून संरक्षण देत नाहीत परंतु वेगवान स्विचिंग गतीसाठी परवानगी देतात. सिग्नल त्याच ओळीत समीप सिग्नलशी जोडलेले आहेत: पिन 1 आणि 2, पिन 3 आणि 4, पिन 7 आणि 8, आणि पिन 9 आणि 10.
ट्रेस 100 ओम (+/- 10%) फरकाने पाठवले जातात.
या बंदरावरील पिन सिंगल-एंडेड सिग्नल म्हणून वापरल्यास, जोड्या जोड्या क्रॉसस्टॉक प्रदर्शित करू शकतात. Applicationsप्लिकेशन्समध्ये जिथे ही एक चिंतेची बाब आहे, त्यापैकी एक सिग्नल ग्राउंड असावा (FPGA वरून ते कमी करा) आणि सिग्नल-समाप्त सिग्नलसाठी त्याची जोडी वापरा.
हाय-स्पीड Pmods मध्ये संरक्षण-प्रतिरोधकांऐवजी 0-ओहम शंट्स असल्याने, ऑपरेटरने त्यांना कोणत्याही शॉर्ट्स होऊ नयेत याची खबरदारी घेणे आवश्यक आहे.
Arduino/chipKIT शील्ड कनेक्टर
विस्तारित कार्यक्षमता जोडण्यासाठी आर्टी Z7 मानक Arduino आणि chipKIT शील्डशी जोडले जाऊ शकते. Arty Z7 ची रचना करताना विशेष काळजी घेतली गेली होती जेणेकरून ती बाजारातील बहुतांश Arduino आणि chipKIT शील्डशी सुसंगत आहे. शील्ड कनेक्टरमध्ये आर्टी Z49-7 वर 20 आणि आर्टी Z26-7 वर सामान्य हेतू डिजिटल I/O साठी Zynq PL शी जोडलेल्या 10 पिन आहेत. FPGAs च्या लवचिकतेमुळे, या पिनचा वापर डिजिटल रीड/राइट, SPI कनेक्शन, UART कनेक्शन, I2C कनेक्शन आणि PWM यासह कोणत्याही गोष्टीसाठी करणे शक्य आहे. यातील सहा पिन (AN0-AN5 लेबल केलेले) 0V-3.3V च्या इनपुट श्रेणीसह सिंगल-एन्डेड अॅनालॉग इनपुट म्हणून देखील वापरले जाऊ शकतात आणि आणखी सहा (AN6-11 लेबल केलेले) विभेदक एनालॉग इनपुट म्हणून वापरले जाऊ शकतात.
टीपः आर्टि झेड 7 शील्डशी सुसंगत नाही जे 5 व्ही डिजिटल किंवा एनालॉग सिग्नल आउटपुट करतात. 7V वरील आर्टी Z5 शील्ड कनेक्टरवर पिन चालवल्याने Zynq चे नुकसान होऊ शकते.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
आकृती 16.1. शील्ड पिन आकृती.
| पिन नाव | ढाल कार्य | आर्टी Z7 कनेक्शन |
| IO0–IO13 | सामान्य उद्देश I/O पिन | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| IO26–IO41, A (IO42) | आर्टी Z7-20 सामान्य हेतू I/O पिन | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| SCL | I2C घड्याळ | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| SDA | I2C डेटा | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| एससीएलके () | एसपीआय घड्याळ | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| मोसी () | एसपीआय डेटा आउट | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| मिसो () | एसपीआय डेटा इन | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| SS | एसपीआय गुलाम निवडा | "शील्ड डिजिटल I/O" शीर्षक विभाग पहा |
| A0–A5 | सिंगल-एन्डेड अॅनालॉग इनपुट | "शील्ड अॅनालॉग I/O" शीर्षक विभाग पहा |
| A6–A11 | विभेदक एनालॉग इनपुट | "शील्ड अॅनालॉग I/O" शीर्षक विभाग पहा |
| पिन नाव | ढाल कार्य | आर्टी Z7 कनेक्शन |
| V_P, व्ही_एन | समर्पित विभेदक एनालॉग इनपुट | "शील्ड अॅनालॉग I/O" शीर्षक विभाग पहा |
| XGND | XADC अॅनालॉग ग्राउंड | Zynq (VREFN) वर XADC ग्राउंड संदर्भ चालवण्यासाठी वापरलेल्या नेटशी जोडलेले |
| XVREF | XADC अॅनालॉग व्हॉल्यूमtage संदर्भ | 1.25 V शी जोडलेले, 25mA रेल्वे XADC व्हॉल चालवण्यासाठी वापरली जातेtagई Zynq वर संदर्भ (VREFP) |
| N/C | कनेक्ट केलेले नाही | कनेक्ट केलेले नाही |
| IOREF | डिजिटल I/O व्हॉल्यूमtage संदर्भ | आर्टी Z7 3.3V पॉवर रेलशी जोडलेले ("वीज पुरवठा" विभाग पहा) |
| आरएसटी | शील्डवर रीसेट करा | लाल "एसआरएसटी" बटणाशी आणि झीनकच्या एमआयओ पिन 12 शी कनेक्ट केलेले. जेपी 1 शॉर्ट केल्यावर ते एफटीडीआय यूएसबी-यूआर्ट पुलाच्या डीटीआर सिग्नलशी देखील जोडलेले असते. |
| 3V3 | 3.3V पॉवर रेल | आर्टी Z7 3.3V पॉवर रेलशी जोडलेले ("वीज पुरवठा" विभाग पहा) |
| 5V0 | 5.0V पॉवर रेल | आर्टी Z7 5.0V पॉवर रेलशी जोडलेले ("वीज पुरवठा" विभाग पहा) |
| जीएनडी (), G | ग्राउंड | आर्टी Z7 च्या ग्राउंड प्लेनशी जोडलेले |
| VIN | पॉवर इनपुट | बाह्य वीज पुरवठा कनेक्टर (जे 18) सह समांतर जोडलेले. |
तक्ता 16.1. शील्ड पिन वर्णन.
शील्ड डिजिटल I/O
Zynq PL शी थेट जोडलेले पिन सामान्य हेतू इनपुट किंवा आउटपुट म्हणून वापरले जाऊ शकतात. या पिनमध्ये I2C, SPI आणि सामान्य हेतू I/O पिन समाविष्ट आहेत. एफपीजीए आणि डिजिटल आय/ओ पिन दरम्यान 200 ओहम सीरीज रेझिस्टर आहेत जे अपघाती शॉर्ट सर्किट्सपासून संरक्षण प्रदान करण्यात मदत करतात (एएन 5-एएन 0 सिग्नल वगळता, ज्यात सीरिज रेझिस्टर नाहीत आणि एएन 6-एएन 12 सिग्नल आहेत, ज्यात 100 ओम मालिका प्रतिरोधक). परिपूर्ण कमाल आणि शिफारस केलेले परिचालन खंडtagया पिनसाठी es खालील तक्त्यात नमूद केले आहे.
आर्टी Z26-41 वर IO42-IO7 आणि A (IO10) प्रवेशयोग्य नाहीत. तसेच, AN0-AN5 Arty Z7-10 वर डिजिटल I/O म्हणून वापरले जाऊ शकत नाही. झेनक -7010 वर झिनक -7020 वर कमी आय / ओ पिन उपलब्ध असल्याने हे आहे.
| पूर्ण किमान खंडtage | शिफारस केलेले किमान परिचालन खंडtage | शिफारस केलेले कमाल परिचालन खंडtage | परिपूर्ण जास्तीत जास्त खंडtage | |
| चालवलेले | -0.4 व्ही | -0.2 व्ही | 3.4 व्ही | 3.75 व्ही |
| अप्रमाणित | -0.4 व्ही | N/A | N/A | 0.55 व्ही |
तक्ता 16.1.1. शील्ड डिजिटल व्हॉल्यूमtages. Zynq PL शी जोडलेल्या पिनच्या विद्युत वैशिष्ट्यांविषयी अधिक माहितीसाठी, कृपया पहा झेनक -7000 डेटाशीट
(ds187-XC7Z010-XC7Z020-Data-Sheet) Xilinx कडून.
शील्ड अॅनालॉग I/O
A0-A11 आणि V_P/V_N लेबल केलेल्या पिन Zynq च्या XADC मॉड्यूलमध्ये अॅनालॉग इनपुट म्हणून वापरल्या जातात. Zynq ला अपेक्षित आहे की इनपुट 0-1 V पर्यंत आहे. A0-A5 लेबल केलेल्या पिनवर आम्ही इनपुट व्हॉल कमी करण्यासाठी बाह्य सर्किट वापरतोtage 3.3V पासून. हे सर्किट आकृती 16.2.1 मध्ये दर्शविले आहे. हे सर्किट XADC मॉड्यूलला कोणतेही व्हॉल्यूम अचूकपणे मोजण्याची परवानगी देतेtage 0V आणि 3.3V दरम्यान (आर्टी Z7 च्या सापेक्ष GND ()) यापैकी कोणत्याही पिनवर लागू आहे. आपण A0-A5 लेबल असलेली पिन डिजिटल इनपुट किंवा आउटपुट म्हणून वापरू इच्छित असल्यास, ते आर्टी झेड 16.2.1-7 वर रेझिस्टर डिव्हिडर सर्किट (आकृती 20 मध्ये देखील दर्शविलेले आहेत) च्या आधी झेनक पीएलशी थेट जोडलेले आहेत. हे अतिरिक्त कनेक्शन आर्टि झेड 7-10 वर बनविलेले नाही, म्हणूनच हे संकेत फक्त त्या व्हेरिएंटवरील एनालॉग इनपुट म्हणून वापरले जाऊ शकतात.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
आकृती 16.2.1. सिंगल-एंड एनालॉग इनपुट.
The pins labeled A6-A11 are connected directly to 3 pairs of analog capable pins on the Zynq PL via an anti-aliasing filter. This circuit is shown in Figure 16.2.2. These pairs of pins can be used as differential analog inputs with a voltag0-1V मधील फरक. सम संख्या जोडीच्या सकारात्मक पिनशी जोडल्या जातात आणि विषम संख्या नकारात्मक पिनशी जोडल्या जातात (म्हणून A6 आणि A7 एक एनालॉग इनपुट जोडी बनवतात ज्यामध्ये A6 सकारात्मक आणि A7 नकारात्मक असते). लक्षात घ्या की कॅपेसिटरसाठी पॅड उपस्थित असले तरी ते या पिनसाठी लोड केलेले नाहीत. FPGA च्या अॅनालॉग-सक्षम पिन देखील सामान्य डिजिटल FPGA पिन सारख्या वापरल्या जाऊ शकतात, म्हणून या पिन डिजिटल I/O साठी वापरणे देखील शक्य आहे.
V_P आणि V_N लेबल केलेले पिन FPGA च्या VP_0 आणि VN_0 समर्पित अॅनालॉग इनपुटशी जोडलेले आहेत. पिनची ही जोडी व्हॉलसह विभेदक एनालॉग इनपुट म्हणून देखील वापरली जाऊ शकतेtage 0-1V दरम्यान, परंतु ते डिजिटल I/O म्हणून वापरले जाऊ शकत नाहीत. या पिनच्या जोडीसाठी आकृती 16.2.2 मध्ये दर्शविलेल्या सर्किटमधील कॅपेसिटर आर्टी Z7 वर लोड केले आहे.
आकृती 16.2.2. भिन्न अनालॉग इनपुट
Zynq मधील XADC कोर हा 12 MSPS वर कार्य करण्यास सक्षम ड्युअल-चॅनेल 1-बिट अॅनालॉग-टू-डिजिटल कन्व्हर्टर आहे. एकतर चॅनेल शील्ड पिनशी जोडलेल्या कोणत्याही एनालॉग इनपुटद्वारे चालविले जाऊ शकते. XADC कोर डायनॅमिक रिकॉन्फिगरेशन पोर्ट (DRP) द्वारे वापरकर्त्याच्या डिझाइनमधून नियंत्रित आणि प्रवेश केला जातो. डीआरपी व्हॉलमध्ये प्रवेश देखील प्रदान करतेtagएफपीजीएच्या प्रत्येक पॉवर रेलवर उपस्थित असलेले मॉनिटर्स आणि एफपीजीएच्या अंतर्गत तापमान सेन्सर. XADC कोर वापरण्याविषयी अधिक माहितीसाठी, Xilinx दस्तऐवज “7 मालिका FPGAs आणि Zynq-7000 ऑल प्रोग्राम करण्यायोग्य SoC XADC ड्युअल 12-बिट 1 MSPS अॅनालॉग-टू-डिजिटल कन्व्हर्टर” पहा. "PS-XADC" इंटरफेसद्वारे PS चा थेट वापर करून XADC कोरमध्ये प्रवेश करणे देखील शक्य आहे. या इंटरफेसचे संपूर्ण प्रकरण 30 व्या अध्यायात वर्णन केले आहे Zynq
तांत्रिक संदर्भ पुस्तिका ( ug585-Zynq-7000-TRM [PDF]). आरएम (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), डॉक (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
आमच्या वृत्तपत्राची सदस्यता घ्या
| प्रथम नाव |
| आडनाव |
| ईमेल पत्ता |
| आमचे भागीदार Xilinx विद्यापीठ कार्यक्रम (https://store.digilentinc.com/partneuniversity-program/) तंत्रज्ञान भागीदार (https://store.digilentinc.com/technolpartners/) वितरक (https://store.digilentinc.com/ourdistributors/) |
तांत्रिक सहाय्य मंच (https://forum.digilentinc.com) संदर्भ विकी (https://reference.digilentinc.com) आमच्याशी संपर्क साधा (https://store.digilentinc.com/contactus/) |
| ग्राहक माहिती(https://youtube.com/user/digilentinc) FAQ (https://resource.digilentinc.com/verify) स्टोअर माहिती (https://store.digilentinc.com/store-info/) |
कंपनी माहिती
आमच्याबद्दल |
कागदपत्रे / संसाधने
 |
हुशार विकास मंडळ आर्टी Z7 [pdf] वापरकर्ता मॅन्युअल विकास मंडळ आर्टी Z7 |
