ALTERA चक्रीवादळ VE FPGA विकास मंडळ

उत्पादन माहिती

तपशील

• FPGA मॉडेल: चक्रीवादळ VE FPGA (5CEFA7F31I7N)
• FPGA पॅकेज: 896-पिन FineLine BGA (FBGA)
• नियंत्रक: फ्लॅश जलद निष्क्रिय समांतर (FPP) कॉन्फिगरेशन
• CPLD मॉडेल: MAX II CPLD (EPM240M100I5N)
• CPLD पॅकेज: 100-पिन FBGA
• FPGA संदर्भ घड्याळ इनपुटसाठी प्रोग्राम करण्यायोग्य घड्याळ जनरेटर
• FPGA आणि MAX V CPLD घड्याळ इनपुटसाठी 50-MHz सिंगल-एंडेड ऑसिलेटर
• MAX V CPLD कॉन्फिगरेशन क्लॉक इनपुटसाठी 100-MHz सिंगल-एंडेड ऑसिलेटर
• SMA इनपुट (LVDS)
• मेमरी:
  • 256-बिट डेटा बससह दोन 3-Mbyte (MB) DDR16 SDRAM उपकरणे
  • एक 18-Mbit (Mb) SSRAM
  • एक 512-Mb सिंक्रोनस फ्लॅश
  • 512-बिट डेटा बससह एक 2-MB LPDDR32 SDRAM (या बोर्डवर फक्त 16-बिट डेटा बस वापरली जाते)
  • एक 64-Kb I2C सीरियल इलेक्ट्रिकली इरेजेबल प्रोम (EEPROM)
• यांत्रिक: 6.5 x 4.5 आकाराचा बोर्ड

उत्पादन वापर सूचना

धडा 1: ओव्हरview

सामान्य वर्णन

चक्रीवादळ VE FPGA डेव्हलपमेंट बोर्ड आंशिक पुनर्रचना सारख्या वैशिष्ट्यांसह प्रगत डिझाइन क्षमता प्रदान करण्यासाठी डिझाइन केले आहे. हे पूर्वीच्या FPGA कुटुंबांच्या तुलनेत जलद ऑपरेशन, कमी उर्जा वापर आणि बाजारपेठेसाठी जलद वेळ देते.

उपयुक्त दुवे

खालील विषयांवर अधिक माहितीसाठी, संबंधित कागदपत्रे पहा:

• चक्रीवादळ V डिव्हाइस कुटुंब: चक्रीवादळ V डिव्हाइस हँडबुक
• HSMC तपशील: हाय स्पीड मेझानाइन कार्ड (HSMC) तपशील

धडा 2: बोर्ड घटक

बोर्ड घटक अवरोध

विकास मंडळात खालील प्रमुख घटक ब्लॉक आहेत:

• एक चक्रीवादळ VE FPGA (5CEFA7F31I7N) 896-पिन फाइनलाइन BGA (FBGA) मध्ये
• कंट्रोलर: फ्लॅश फास्ट पॅसिव्ह पॅरलल (FPP) कॉन्फिगरेशन
• MAX II CPLD (EPM240M100I5N) 100-पिन FBGA पॅकेजमध्ये
• FPGA संदर्भ घड्याळ इनपुटसाठी प्रोग्राम करण्यायोग्य घड्याळ जनरेटर
• FPGA आणि MAX V CPLD घड्याळ इनपुटसाठी 50-MHz सिंगल-एंडेड ऑसिलेटर
• MAX V CPLD कॉन्फिगरेशन क्लॉक इनपुटसाठी 100-MHz सिंगल-एंडेड ऑसिलेटर
• SMA इनपुट (LVDS)
• मेमरी:
  • 256-बिट डेटा बससह दोन 3-Mbyte (MB) DDR16 SDRAM उपकरणे
  • एक 18-Mbit (Mb) SSRAM
  • एक 512-Mb सिंक्रोनस फ्लॅश
  • 512-बिट डेटा बससह एक 2-MB LPDDR32 SDRAM (या बोर्डवर फक्त 16-बिट डेटा बस वापरली जाते)
  • एक 64-Kb I2C सीरियल इलेक्ट्रिकली इरेजेबल प्रोम (EEPROM)

यांत्रिक

विकास मंडळाचा आकार 6.5 x 4.5 इंच आहे.

प्रकरण 3: बोर्ड घटक संदर्भ

हा विभाग प्रत्येक बोर्ड घटक आणि त्याच्या कार्यक्षमतेबद्दल तपशीलवार माहिती प्रदान करतो. अधिक माहितीसाठी कृपया चक्रीवादळ VE FPGA विकास मंडळ संदर्भ पुस्तिका पहा.

वारंवार विचारले जाणारे प्रश्न

प्रश्न: मला उपलब्ध नवीनतम HSMCs कुठे मिळतील?

उ: उपलब्ध नवीनतम HSMC ची यादी पाहण्यासाठी किंवा HSMC तपशीलाची प्रत डाउनलोड करण्यासाठी, Altera च्या विकास मंडळाच्या डॉटरकार्ड पृष्ठाचा संदर्भ घ्या. webसाइट

प्रश्न: आगाऊ काय आहेतtagचक्रीवादळ VE FPGA विकास मंडळाचे?

A: चक्रीवादळ VE FPGA डेव्हलपमेंट बोर्ड डिझाइन प्रगती आणि नवकल्पना ऑफर करते, जसे की आंशिक पुनर्रचना, जे मागील FPGA कुटुंबांच्या तुलनेत जलद ऑपरेशन, कमी उर्जा वापर आणि बाजारपेठेसाठी जलद वेळ सुनिश्चित करते.

प्रश्न: चक्रीवादळ V उपकरण कुटुंबाबद्दल मला अधिक माहिती कोठे मिळेल?

A: चक्रीवादळ V डिव्हाइस कुटुंबाबद्दल अधिक माहितीसाठी, चक्रीवादळ V डिव्हाइस हँडबुक पहा.

प्रश्न: विकास मंडळाचा आकार किती आहे?

A: विकास मंडळाचा आकार 6.5 x 4.5 इंच आहे.

101 इनोव्हेशन ड्राइव्ह
सॅन जोस, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 अल्टेरा कॉर्पोरेशन. सर्व हक्क राखीव. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS आणि STRATIX शब्द आणि लोगो हे अल्टेरा कॉर्पोरेशनचे ट्रेडमार्क आहेत आणि यूएस पेटंट आणि ट्रेडमार्क कार्यालयात आणि इतर देशांमध्ये नोंदणीकृत आहेत. ट्रेडमार्क किंवा सेवा चिन्ह म्हणून ओळखले जाणारे इतर सर्व शब्द आणि लोगो हे www.altera.com/common/legal.html वर वर्णन केल्याप्रमाणे त्यांच्या संबंधित धारकांची मालमत्ता आहेत. Altera त्याच्या सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनाला Altera च्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. Altera द्वारे लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा दायित्व गृहीत धरत नाही. Altera ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती प्राप्त करण्याचा सल्ला दिला जातो.
ऑगस्ट 2017 अल्टेरा कॉर्पोरेशन चक्रीवादळ VE FPGA विकास मंडळ
संदर्भ पुस्तिका

हा दस्तऐवज Cyclone® VE FPGA डेव्हलपमेंट बोर्डच्या हार्डवेअर वैशिष्ट्यांचे वर्णन करतो, ज्यामध्ये बोर्डच्या सर्व घटकांशी इंटरफेस करणारे कस्टम FPGA डिझाइन तयार करण्यासाठी आवश्यक तपशीलवार पिन-आउट आणि घटक संदर्भ माहिती समाविष्ट आहे.

ओव्हरview

सामान्य वर्णन

चक्रीवादळ VE FPGA डेव्हलपमेंट बोर्ड अल्टेराचे चक्रीवादळ VE FPGA वापरून लो-पॉवर, उच्च-कार्यक्षमता आणि तर्क-केंद्रित डिझाइन विकसित आणि प्रोटोटाइप करण्यासाठी हार्डवेअर प्लॅटफॉर्म प्रदान करते. चक्रीवादळ व्हीई एफपीजीए डिझाइन्सचा विकास सुलभ करण्यासाठी बोर्ड परिधीय आणि मेमरी इंटरफेसची विस्तृत श्रेणी प्रदान करते. Altera® आणि विविध भागीदारांकडून उपलब्ध असलेल्या विविध HSMCs द्वारे अतिरिक्त कार्यक्षमता जोडण्यासाठी एक हाय-स्पीड मेझानाइन कार्ड (HSMC) कनेक्टर उपलब्ध आहे.

• उपलब्ध नवीनतम HSMC ची सूची पाहण्यासाठी किंवा HSMC तपशीलाची प्रत डाउनलोड करण्यासाठी, Altera च्या विकास मंडळाच्या डॉटरकार्ड्स पृष्ठाचा संदर्भ घ्या webसाइट
  डिझाइन प्रगती आणि नवकल्पना, जसे की आंशिक पुनर्रचना, हे सुनिश्चित करते की चक्रीवादळ VE FPGAs मध्ये अंमलात आणलेल्या डिझाईन्स जलद गतीने, कमी पॉवरसह कार्य करतात आणि मागील FPGA कुटुंबांच्या तुलनेत बाजारपेठेसाठी वेगवान वेळ आहे.
• खालील विषयांवर अधिक माहितीसाठी, संबंधित कागदपत्रे पहा:
  • चक्रीवादळ V डिव्हाइस कुटुंब, चक्रीवादळ V डिव्हाइस हँडबुक पहा.
  • HSMC स्पेसिफिकेशन, हाय स्पीड मेझानाइन कार्ड (HSMC) स्पेसिफिकेशन पहा.

बोर्ड घटक अवरोध

विकास मंडळात खालील प्रमुख घटक ब्लॉक आहेत:

• एक चक्रीवादळ VE FPGA (5CEFA7F31I7N) 896-पिन FineLine BGA (FBGA) पॅकेजमध्ये
  • 149,500 LEs
  • 56,480 अडॅप्टिव्ह लॉजिक मॉड्यूल्स (ALMs)
  • 6,860 Kbit (Kb) M10K आणि 836 Kb MLAB मेमरी
  • सात फ्रॅक्शनल फेज लॉक केलेले लूप (पीएलएल)
  • 312 18×18-बिट गुणक
  • 480 सामान्य उद्देश इनपुट/आउटपुट (GPIO)
  • 1.1-V कोर व्हॉल्यूमtage
• FPGA कॉन्फिगरेशन सर्किटरी
  • सक्रिय सिरीयल (AS) x1 किंवा AS x4 कॉन्फिगरेशन (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) 256-पिन FBGA पॅकेजमध्ये सिस्टम कंट्रोलर म्हणून
  • फ्लॅश जलद निष्क्रिय समांतर (FPP) कॉन्फिगरेशन
  • MAX II CPLD (EPM240M100I5N) Quartus® II प्रोग्रामरसह वापरण्यासाठी एम्बेडेड USB-BlasterTM II चा भाग म्हणून 100-पिन FBGA पॅकेजमध्ये
• क्लॉकिंग सर्किटरी
  • FPGA संदर्भ घड्याळ इनपुटसाठी प्रोग्राम करण्यायोग्य घड्याळ जनरेटर
  • FPGA आणि MAX V CPLD घड्याळ इनपुटसाठी 50-MHz सिंगल-एंडेड ऑसिलेटर
  • MAX V CPLD कॉन्फिगरेशन क्लॉक इनपुटसाठी 100-MHz सिंगल-एंडेड ऑसिलेटर
  • SMA इनपुट (LVDS)
• स्मृती
  • 256-बिट डेटा बससह दोन 3-Mbyte (MB) DDR16 SDRAM उपकरणे
  • एक 18-Mbit (Mb) SSRAM
  • एक 512-Mb सिंक्रोनस फ्लॅश
  • 512-बिट डेटा बससह एक 2-MB LPDDR32 SDRAM (या बोर्डवर फक्त 16-बिट डेटा बस वापरली जाते)
  • एक 64-Kb I2C सीरियल इलेक्ट्रिकली इरेजेबल प्रोम (EEPROM)
• सामान्य वापरकर्ता इनपुट/आउटपुट
  • LEDs आणि डिस्प्ले
  • चार वापरकर्ता LEDs
  • एक कॉन्फिगरेशन लोड LED
  • एक कॉन्फिगरेशन पूर्ण झाले LED
  • एक त्रुटी LED
  • तीन कॉन्फिगरेशन निवडा LEDs
  • चार एम्बेडेड यूएसबी-ब्लास्टर II स्टेटस LEDs
  • तीन HSMC इंटरफेस LEDs
  • दहा इथरनेट एलईडी
  • दोन UART डेटा LEDs प्रसारित आणि प्राप्त करतात
  • दोन USB-UART इंटरफेस TX/RX LEDs
  • LED वर एक पॉवर
  • एक दोन-लाइन वर्ण LCD डिस्प्ले
• बटणे पुश करा
  • एक CPU रीसेट पुश बटण
  • एक MAX V रीसेट पुश बटण
  • एक कार्यक्रम निवडा पुश बटण
  • एक प्रोग्राम कॉन्फिगरेशन पुश बटण
  • चार सामान्य वापरकर्ता पुश बटणे
• डीआयपी स्विचेस
  • चार MAX V CPLD सिस्टम कंट्रोलर कंट्रोल स्विच
  • दोन जेTAG चेन कंट्रोल डीआयपी स्विचेस
  • एक पंखा नियंत्रण DIP स्विच
  • चार सामान्य वापरकर्ता DIP स्विच
• वीज पुरवठा
  14–20-V (लॅपटॉप) DC इनपुट
• यांत्रिक
  6.5″ x 4.5″ आकाराचा बोर्ड

विकास मंडळ ब्लॉक आकृती

आकृती 1-1 चक्रीवादळ VE FPGA विकास मंडळाचा ब्लॉक आकृती दर्शविते.

मंडळाची हाताळणी

बोर्ड हाताळताना, खालील स्थिर स्त्राव सावधगिरीचे पालन करणे महत्वाचे आहे:

सावधगिरी
योग्य अँटी-स्टॅटिक हाताळणीशिवाय, बोर्ड खराब होऊ शकतो. म्हणून, बोर्डला स्पर्श करताना अँटी-स्टॅटिक हाताळणी सावधगिरी बाळगा.

बोर्ड घटक

हा धडा चक्रीवादळ VE FPGA विकास मंडळावरील प्रमुख घटकांचा परिचय करून देतो. आकृती 2-1 घटक स्थानांचे वर्णन करते आणि तक्ता 2-1 बोर्डच्या सर्व घटक वैशिष्ट्यांचे संक्षिप्त वर्णन प्रदान करते.

स्कीमॅटिक्सचा संपूर्ण संच, भौतिक लेआउट डेटाबेस आणि GERBER fileविकास मंडळासाठी s चक्रीवादळ VE FPGA विकास किट दस्तऐवज निर्देशिकेत राहतात.

बोर्ड पॉवर अप करणे आणि प्रात्यक्षिक सॉफ्टवेअर स्थापित करण्याबद्दल माहितीसाठी, चक्रीवादळ VE FPGA डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक पहा.

या प्रकरणामध्ये खालील विभाग आहेत:

• “बोर्ड ओव्हरview”
• पृष्ठ 2-4 वर “वैशिष्ट्यीकृत डिव्हाइस: चक्रीवादळ VE FPGA”
• पृष्ठ २-५ वर “MAX V CPLD 5M2210 सिस्टम कंट्रोलर”
• पृष्ठ 2-10 वर “FPGA कॉन्फिगरेशन”
• पृष्ठ 2-18 वर “घड्याळाची परिक्रमा”
•  पृष्ठ 2-20 वर “सामान्य वापरकर्ता इनपुट/आउटपुट”
• पृष्ठ 2-24 वर “घटक आणि इंटरफेस”
• पृष्ठ 2-32 वर “मेमरी”
• पृष्ठ 2-41 वर “वीज पुरवठा”

बोर्ड ओव्हरview

हा विभाग एक ओव्हर प्रदान करतोview चक्रीवादळ VE FPGA डेव्हलपमेंट बोर्ड, एक भाष्य बोर्ड प्रतिमा आणि घटक वर्णनांसह. आकृती 2-1 एक ओव्हर दाखवतेview बोर्ड वैशिष्ट्ये.

तक्ता 2-1 घटकांचे वर्णन करते आणि त्यांच्या संबंधित बोर्ड संदर्भांची सूची देते.

तक्ता 2-1. बोर्ड घटक (1 पैकी 3 भाग)

बोर्ड संदर्भ	प्रकार	वर्णन
वैशिष्ट्यीकृत उपकरणे
U1	FPGA	चक्रीवादळ VE FPGA, 5CEFA7F31I7N, 896-पिन FBGA.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-पिन FBGA.
कॉन्फिगरेशन, स्थिती, आणि सेटअप घटक
J4	JTAG साखळी शीर्षलेख	जे मध्ये प्रवेश प्रदान करतेTAG बाह्य USB-ब्लास्टर केबल वापरताना एम्बेडेड USB-Blaster II चेन आणि अक्षम करते.
SW2	JTAG चेन कंट्रोल डीआयपी स्विच	सक्रिय J मध्ये उपकरणे काढा किंवा समाविष्ट कराTAG साखळी
J10	यूएसबी टाइप-बी कनेक्टर	एम्बेडेड USB-ब्लास्टर II J द्वारे FPGA प्रोग्रामिंग आणि डीबगिंगसाठी USB इंटरफेसTAG टाइप-बी यूएसबी केबलद्वारे.

तक्ता 2-1. बोर्ड घटक (2 पैकी 3 भाग)

बोर्ड संदर्भ	प्रकार	वर्णन
SW3	बोर्ड सेटिंग्ज DIP स्विच	MAX V CPLD 5M2210 सिस्टम कंट्रोलर फंक्शन्स जसे की घड्याळ सक्षम, SMA घड्याळ इनपुट नियंत्रण आणि पॉवर-अपवर फ्लॅश मेमरीमधून कोणती प्रतिमा लोड करायची हे नियंत्रित करते.
SW1	एमएसईएल डीआयपी स्विच	बोर्डवरील कॉन्फिगरेशन योजना नियंत्रित करते. MSEL पिन 0, 1, 2 आणि 4 DIP स्विचला जोडतात तर MSEL पिन 3 जमिनीला जोडतात.
S2	कार्यक्रम निवडा पुश बटण	प्रोग्राम सिलेक्ट LEDs टॉगल करते, जे फ्लॅश मेमरीवरून FPGA वर लोड होणारी प्रोग्राम इमेज निवडते.
S1	प्रोग्राम कॉन्फिगरेशन पुश बटण	प्रोग्राम निवडलेल्या LEDs च्या सेटिंग्जवर आधारित फ्लॅश मेमरीमधून FGPA वर प्रतिमा लोड करा.
D19	एलईडी कॉन्फिगरेशन पूर्ण झाले	जेव्हा FPGA कॉन्फिगर केले जाते तेव्हा प्रकाशित होते.
D18	LED लोड करा	जेव्हा MAX V CPLD 5M2210 सिस्टम कंट्रोलर सक्रियपणे FPGA कॉन्फिगर करत असतो तेव्हा प्रकाशित होते.
D17	LED त्रुटी	फ्लॅश मेमरीमधील FPGA कॉन्फिगरेशन अयशस्वी झाल्यावर प्रकाशित होते.
D35	पॉवर एलईडी	जेव्हा 5.0-V पॉवर असते तेव्हा प्रकाशित होते.
डी 25 ~ डी 27	प्रोग्राम निवडा LEDs	LED क्रम दर्शविण्यासाठी प्रकाशमान होतो जे तुम्ही प्रोग्राम सिलेक्ट पुश बटण दाबता तेव्हा FPGA वर कोणती फ्लॅश मेमरी प्रतिमा लोड होते हे निर्धारित करते. LED सेटिंग्जसाठी तक्ता 2-6 पहा.
डी 1 ~ डी 10	इथरनेट LEDs	कनेक्शन गती दर्शविण्यासाठी तसेच गतिविधी प्रसारित करण्यासाठी किंवा प्राप्त करण्यासाठी प्रकाशित करते.
D20, D21	HSMC पोर्ट LEDs	प्रसारित किंवा प्राप्त क्रियाकलाप सूचित करण्यासाठी तुम्ही हे LEDs कॉन्फिगर करू शकता.
D22	HSMC पोर्ट सध्या LED	जेव्हा कन्या कार्ड HSMC पोर्टमध्ये प्लग केले जाते तेव्हा ते प्रकाशित होते.
D15, D16	USB-UART LEDs	USB-UART ट्रान्समीटर आणि रिसीव्हर वापरात असताना प्रकाशमान होतो.
D23, D24	सीरियल UART LEDs	UART ट्रान्समीटर आणि रिसीव्हर वापरात असताना प्रकाशित होते.
घड्याळ परिक्रमा
X1	प्रोग्राम करण्यायोग्य ऑसिलेटर	125 MHz च्या डीफॉल्ट फ्रिक्वेन्सीसह प्रोग्राम करण्यायोग्य ऑसिलेटर. MAX V CPLD 5M2210 सिस्टम कंट्रोलरवर चालणारे घड्याळ नियंत्रण GUI वापरून वारंवारता प्रोग्राम करण्यायोग्य आहे.
U4	50-MHz ऑसिलेटर	सामान्य उद्देश लॉजिकसाठी 50.000-MHz क्रिस्टल ऑसिलेटर.
X3	100-MHz ऑसिलेटर	MAX V CPLD 100.000M5 सिस्टम कंट्रोलरसाठी 2210-MHz क्रिस्टल ऑसिलेटर.
जे 2, जे 3	घड्याळ इनपुट SMA कनेक्टर	क्लॉक मल्टीप्लेक्सर बफरमध्ये LVDS-सुसंगत घड्याळ इनपुट चालवा.
J4	घड्याळ आउटपुट SMA कनेक्टर	FPGA मधून 2.5-V CMOS घड्याळ आउटपुट काढा.
सामान्य वापरकर्ता इनपुट/आउटपुट
डी 28 ~ डी 31	वापरकर्ता LEDs	चार वापरकर्ता LEDs. कमी चालवल्यावर प्रकाशित होते.
SW3	वापरकर्ता DIP स्विच	क्वाड वापरकर्ता DIP स्विचेस. स्विच चालू असताना, लॉजिक 0 निवडले जाते.
S4	CPU रीसेट पुश बटण	FPGA लॉजिक रीसेट करा.
S3	MAX V रीसेट पुश बटण	MAX V CPLD 5M2210 सिस्टम कंट्रोलर रीसेट करा.
S5 ~ S8	सामान्य वापरकर्ता पुश बटणे	चार वापरकर्ता पुश बटणे. दाबल्यावर कमी चालवले जाते.
स्मृती उपकरणे
यू 7, यू 8	DDR3 x32 मेमरी	256-बिट डेटा बससह दोन 3-MB DDR16 SDRAM.
U9	LPDDR2 x 16 मेमरी	512-बिट बससह 2-MB LPDDR 32 SDRAM, या बोर्डवर फक्त 16-बिट बस वापरली जाते.

तक्ता 2-1. बोर्ड घटक (3 पैकी 3 भाग)

बोर्ड संदर्भ	प्रकार	वर्णन
U10	फ्लॅश x16 मेमरी	512-Mb सिंक्रोनस फ्लॅश डिव्हाइसेस 16-बिट डेटा बससह अ-अस्थिर मेमरीसाठी.
U11	SSRAM x16 मेमरी	18-बिट डेटा बस आणि 12-बिट पॅरिटीसह 4-Mb मानक सिंक्रोनस RAM.
U12	EEPROM	64-Mb I2C सीरियल EEPROM.
संवाद बंदरे
J1	HSMC पोर्ट	प्रति HSMC तपशील 84 CMOS किंवा 17 LVDS चॅनेल प्रदान करते.
J11	गीगाबीट इथरनेट पोर्ट	RJ-45 कनेक्टर जो Marvell 10E100 PHY आणि RGMII मोडमध्ये FPGA-आधारित अल्टेरा ट्रिपल स्पीड इथरनेट मेगाकोर फंक्शनद्वारे 1000/88/1111 इथरनेट कनेक्शन प्रदान करतो.
J12	सीरियल UART पोर्ट	RS-9 सीरियल UART चॅनेल लागू करण्यासाठी RS-232 ट्रान्सीव्हरसह DSUB 232-पिन कनेक्टर.
J13	USB-UART पोर्ट	सीरियल यूएआरटी इंटरफेससाठी यूएसबी-टू-यूएआरटी ब्रिजसह यूएसबी कनेक्टर.
जे 15, जे 16	डीबग शीर्षलेख	डीबग उद्देशांसाठी दोन 2×8 शीर्षलेख.
व्हिडिओ आणि डिस्प्ले बंदरे
J14	कॅरेक्टर एलसीडी	कनेक्टर जो दोन स्टँडऑफसह प्रदान केलेल्या 16 वर्ण × 2 लाइन LCD मॉड्यूलला इंटरफेस करतो.
शक्ती पुरवठा
J17	डीसी इनपुट जॅक	14-20-V DC वीज पुरवठा स्वीकारतो.
SW5	पॉवर स्विच	जेव्हा DC इनपुट जॅकमधून वीज पुरवठा केला जातो तेव्हा बोर्ड चालू किंवा बंद करा.

वैशिष्ट्यीकृत डिव्हाइस: चक्रीवादळ VE FPGA

चक्रीवादळ VE FPGA विकास मंडळाने 5-पिन FBGA पॅकेजमध्ये चक्रीवादळ VE FPGA 7CEFA31F7I1N डिव्हाइस (U896) वैशिष्ट्यीकृत केले आहे.

चक्रीवादळ V डिव्हाइस कुटुंबाबद्दल अधिक माहितीसाठी, चक्रीवादळ V डिव्हाइस हँडबुक पहा.
तक्ता 2-2 चक्रीवादळ VE FPGA 5CEFA7F31I7N डिव्हाइसच्या वैशिष्ट्यांचे वर्णन करते.

तक्ता 2-2. चक्रीवादळ VE FPGA वैशिष्ट्ये

ALMs	समतुल्य लेस	M10K रॅम अवरोध	एकूण रॅम (Kbits)	18-बिट × 18-बिट गुणक	PLLs	पॅकेज प्रकार
56,480	149,500	6,860	836	312	7	896-पिन FBGA

I/O संसाधने
चक्रीवादळ VE FPGA 5CEFA7F31I7N डिव्हाइसमध्ये एकूण 480 वापरकर्ता I/Os आहेत. तक्ता 2-3 मध्ये चक्रीवादळ VE FPGA I/O पिन संख्या आणि बोर्डवरील कार्यानुसार वापर सूचीबद्ध आहे.

तक्ता 2-3. चक्रीवादळ VE FPGA I/O पिन गणना

कार्य	I/O मानक	I/O मोजा	विशेष पिन
DDR3	1.5-V SSTL	71	एक विभेदक x4 DQS पिन
LPDDR2	1.2-V HSUL	37	एक विभेदक x2 DQS पिन
फ्लॅश, SSRAM, EEPROM आणि MAX V FSM बस	2.5-V CMOS, 3.3-V LVCMOS	69	—
HSMC पोर्ट	2.5-V CMOS + LVDS	79	17 LVDS, I2C
गीगाबीट इथरनेट पोर्ट	2.5-V CMOS	42	—
एम्बेडेड यूएसबी-ब्लास्टर II	2.5-V CMOS	20	—
डीबग हेडर	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
बटणे पुश करा	2.5-V CMOS	5	एक DEV_CLRn पिन
डीआयपी स्विचेस	2.5-V CMOS	4	—
कॅरेक्टर एलसीडी	2.5-V CMOS	11	—
LEDs	2.5-V CMOS	9	—
घड्याळ किंवा ऑसिलेटर	2.5-V CMOS + LVDS	12	एक घड्याळ आउट पिन
एकूण I/O वापरलेले:		395

MAX V CPLD 5M2210 सिस्टम कंट्रोलर
बोर्ड खालील उद्देशांसाठी 5M2210 सिस्टम कंट्रोलर, अल्टेरा MAX V CPLD चा वापर करते:

• फ्लॅश वरून FPGA कॉन्फिगरेशन
• शक्ती मोजमाप
• रिमोट सिस्टम अपडेटसाठी नियंत्रण आणि स्थिती नोंदणी

आकृती 2-2 MAX V CPLD 5M2210 सिस्टम कंट्रोलरची कार्यक्षमता आणि बाह्य सर्किट कनेक्शन ब्लॉक आकृती म्हणून स्पष्ट करते.\

आकृती 2-2. MAX V CPLD 5M2210 सिस्टम कंट्रोलर ब्लॉक डायग्राम

तक्ता 2–4 MAX V CPLD 5M2210 सिस्टम कंट्रोलरवर उपस्थित I/O सिग्नल्सची सूची देते. सिग्नलची नावे आणि कार्ये MAX V उपकरणाशी संबंधित आहेत.

आपण माजी डाउनलोड करू शकताampअल्टेरा डिझाईन स्टोअरमधील खालील सारणीनुसार पूर्ण केलेल्या पिन स्थानांसह le डिझाइन आणि असाइनमेंट. चक्रीवादळ व्हीई एफपीजीए डेव्हलपमेंट किटमध्ये, डिझाइन एक्स अंतर्गतamples, Cyclone VE FPGA डेव्हलपमेंट किट बेसलाइन पिनआउट वर क्लिक करा.

तक्ता 2-4. MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस पिन-आउट (1 पैकी भाग 5)

बोर्ड संदर्भ (U13)	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
N4	5M2210_JTAG_TMS	एक्सएनयूएमएक्स-व्ही	MAX VJTAG TMS
E9	CLK50_EN	एक्सएनयूएमएक्स-व्ही	50 MHz ऑसिलेटर सक्षम
H12	CLK_CONFIG	एक्सएनयूएमएक्स-व्ही	100 MHz कॉन्फिगरेशन घड्याळ इनपुट
A15	CLK_ENABLE	एक्सएनयूएमएक्स-व्ही	घड्याळ ऑसिलेटर सक्षम करण्यासाठी डीआयपी स्विच
A13	CLK_SEL	एक्सएनयूएमएक्स-व्ही	घड्याळ निवडण्यासाठी DIP स्विच—SMA किंवा ऑसिलेटर
J12	CLKIN_50_MAXV	एक्सएनयूएमएक्स-व्ही	50 MHz घड्याळ इनपुट
D9	CLOCK_SCL	एक्सएनयूएमएक्स-व्ही	प्रोग्राम करण्यायोग्य ऑसिलेटर I2C घड्याळ
C9	CLOCK_SDA	एक्सएनयूएमएक्स-व्ही	प्रोग्राम करण्यायोग्य ऑसिलेटर I2C डेटा
D10	CPU_RESETN	एक्सएनयूएमएक्स-व्ही	FPGA रीसेट पुश बटण
P12	EXTRA_SIG0	एक्सएनयूएमएक्स-व्ही	एम्बेडेड यूएसबी-ब्लास्टर II इंटरफेस. भविष्यातील वापरासाठी राखीव
T13	EXTRA_SIG1	एक्सएनयूएमएक्स-व्ही	एम्बेडेड यूएसबी-ब्लास्टर II इंटरफेस. भविष्यातील वापरासाठी राखीव
T15	EXTRA_SIG2	एक्सएनयूएमएक्स-व्ही	एम्बेडेड यूएसबी-ब्लास्टर II इंटरफेस. भविष्यातील वापरासाठी राखीव
A2	FACTORY_LOAD	एक्सएनयूएमएक्स-व्ही	पॉवर-अपवर लोड फॅक्टरी किंवा वापरकर्ता डिझाइनवर डीआयपी स्विच करा

तक्ता 2-4. MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस पिन-आउट (2 पैकी भाग 5)

बोर्ड संदर्भ (U13)	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
R14	FACTORY_REQUEST	एक्सएनयूएमएक्स-व्ही	फॅक्टरी कमांड पाठवण्याची एम्बेडेड USB-ब्लास्टर II विनंती
N12	FACTORY_STATUS	एक्सएनयूएमएक्स-व्ही	एम्बेडेड यूएसबी-ब्लास्टर II फॅक्टरी कमांड स्थिती
C8	FAN_FORCE_ON	एक्सएनयूएमएक्स-व्ही	पंखा चालू किंवा बंद करण्यासाठी डीआयपी स्विच करा
N7	FLASH_ADVN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी पत्ता वैध आहे
R5	FLASH_CEN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी चिप सक्षम
R6	FLASH_CLK	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी घड्याळ
M6	FLASH_OEN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी आउटपुट सक्षम
T5	FLASH_RDYBSYN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी तयार आहे
P7	FLASH_RESETN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी रीसेट
N6	FLASH_WEN	एक्सएनयूएमएक्स-व्ही	FSM बस फ्लॅश मेमरी लेखन सक्षम
K1	FPGA_CONF_DONE	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन पूर्ण LED
D3	FPGA_CONFIG_D0	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
C2	FPGA_CONFIG_D1	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
C3	FPGA_CONFIG_D2	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
E3	FPGA_CONFIG_D3	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
D2	FPGA_CONFIG_D4	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
E4	FPGA_CONFIG_D5	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
D1	FPGA_CONFIG_D6	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
E5	FPGA_CONFIG_D7	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
F3	FPGA_CONFIG_D8	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
E1	FPGA_CONFIG_D9	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
F4	FPGA_CONFIG_D10	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
F2	FPGA_CONFIG_D11	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
F1	FPGA_CONFIG_D12	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
F6	FPGA_CONFIG_D13	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
G2	FPGA_CONFIG_D14	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
G3	FPGA_CONFIG_D15	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन डेटा
K4	FPGA_MAX_DCLK	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन घड्याळ
J3	FPGA_DCLK	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन घड्याळ
N1	FPGA_NCONFIG	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन सक्रिय
J4	FPGA_NSTATUS	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन तयार आहे
H1	FPGA_PR_DONE	एक्सएनयूएमएक्स-व्ही	FPGA आंशिक पुनर्रचना पूर्ण झाली
P2	FPGA_PR_ERROR	एक्सएनयूएमएक्स-व्ही	FPGA आंशिक पुनर्रचना त्रुटी
E2	FPGA_PR_READY	एक्सएनयूएमएक्स-व्ही	FPGA आंशिक पुनर्रचना तयार आहे
F5	FPGA_PR_REQUEST	एक्सएनयूएमएक्स-व्ही	FPGA आंशिक पुनर्रचना विनंती
L5	FPGA_MAX_NCS	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन चिप निवडा
E14	FSM_A1	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
C14	FSM_A2	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस

तक्ता 2-4. MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस पिन-आउट (3 पैकी भाग 5)

बोर्ड संदर्भ (U13)	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
C15	FSM_A3	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
E13	FSM_A4	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
E12	FSM_A5	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
D15	FSM_A6	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
F14	FSM_A7	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
D16	FSM_A8	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
F13	FSM_A9	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
E15	FSM_A10	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
E16	FSM_A11	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
F15	FSM_A12	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
G14	FSM_A13	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
F16	FSM_A14	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
G13	FSM_A15	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
G15	FSM_A16	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
G12	FSM_A17	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
G16	FSM_A18	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
H14	FSM_A19	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
H20	FSM_A20	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
H13	FSM_A21	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
H16	FSM_A22	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
J13	FSM_A23	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
J16	FSM_A24	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
T2	FSM_A25	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
P5	FSM_A26	एक्सएनयूएमएक्स-व्ही	FSM पत्ता बस
J14	FSM_D0	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
J15	FSM_D1	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
K16	FSM_D2	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
K13	FSM_D3	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
K15	FSM_D4	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
K14	FSM_D5	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L16	FSM_D6	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L11	FSM_D7	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L15	FSM_D8	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L12	FSM_D9	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
M16	FSM_D10	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L13	FSM_D11	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
M15	FSM_D12	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
L14	FSM_D13	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
N16	FSM_D14	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस

तक्ता 2-4. MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस पिन-आउट (4 पैकी भाग 5)

बोर्ड संदर्भ (U13)	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
M13	FSM_D15	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
B8	HSMA_PRSNTN	एक्सएनयूएमएक्स-व्ही	HSMC बंदर उपस्थित
L6	JTAG_5M2210_TDI	एक्सएनयूएमएक्स-व्ही	MAX V CPLD JTAG मध्ये साखळी डेटा
M5	JTAG_5M2210_TDO	एक्सएनयूएमएक्स-व्ही	MAX V CPLD JTAG साखळी डेटा बाहेर
P3	JTAG_TCK	एक्सएनयूएमएक्स-व्ही	JTAG साखळी घड्याळ
P11	M570_CLOCK	एक्सएनयूएमएक्स-व्ही	FACTORY कमांड पाठवण्यासाठी 25-MHz घड्याळ एम्बेडेड USB-Blaster II ला
M1	M570_JTAG_EN	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II अक्षम करण्यासाठी कमी सिग्नल
P10	MAX5_BEN0	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 0
R11	MAX5_BEN1	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 1
T12	MAX5_BEN2	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 2
N11	MAX5_BEN3	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 3
T11	MAX5_CLK	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V घड्याळ
R10	MAX5_CSN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V चिप निवडा
M10	MAX5_OEN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V आउटपुट सक्षम
N10	MAX5_WEN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V लेखन सक्षम करा
E11	MAX_CONF_DONEN	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II कॉन्फिगरेशन पूर्ण LED
A4	MAX_ERROR	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन त्रुटी LED
A6	MAX_LOAD	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन सक्रिय LED
M9	MAX_RESETN	एक्सएनयूएमएक्स-व्ही	MAX V रीसेट पुश बटण
B7	ओव्हरटेम्प	एक्सएनयूएमएक्स-व्ही	तापमान मॉनिटर फॅन सक्षम
D12	PGM_CONFIG	एक्सएनयूएमएक्स-व्ही	PGM LEDs द्वारे ओळखलेली फ्लॅश मेमरी प्रतिमा लोड करा
B14	PGM_LED0	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 0 निवडा
C13	PGM_LED1	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 1 निवडा
B16	PGM_LED2	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 2 निवडा
B13	PGM_SEL	एक्सएनयूएमएक्स-व्ही	PGM_LED[2:0] LED क्रम टॉगल करते
H4	PSAS_CSn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन चिप निवडा
G1	PSAS_DCLK	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन घड्याळ
G4	PSAS_CONF_DONE	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन पूर्ण झाले
H2	PSAS_CONFIGn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन सक्रिय
G5	PSAS_DATA1	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन डेटा
H3	PSAS_DATA0_ASD0	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन डेटा
J1	PSAS_CEn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन चिप सक्षम
R12	SECURITY_MODE	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II साठी DIP स्विच फॅक्टरी कमांड पॉवर अपवर पाठवण्यासाठी
E7	SENSE_CS0N	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर चिप निवडा
A5	SENSE_SCK	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर SPI घड्याळ
D7	SENSE_SDI	एक्सएनयूएमएक्स-व्ही	मध्ये पॉवर मॉनिटर SPI डेटा
B6	SENSE_SDO	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर SPI डेटा बाहेर

तक्ता 2-4. MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस पिन-आउट (5 पैकी भाग 5)

बोर्ड संदर्भ (U13)	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
M13	FSM_D15	एक्सएनयूएमएक्स-व्ही	FSM डेटा बस
B8	HSMA_PRSNTN	एक्सएनयूएमएक्स-व्ही	HSMC बंदर उपस्थित
L6	JTAG_5M2210_TDI	एक्सएनयूएमएक्स-व्ही	MAX V CPLD JTAG मध्ये साखळी डेटा
M5	JTAG_5M2210_TDO	एक्सएनयूएमएक्स-व्ही	MAX V CPLD JTAG साखळी डेटा बाहेर
P3	JTAG_TCK	एक्सएनयूएमएक्स-व्ही	JTAG साखळी घड्याळ
P11	M570_CLOCK	एक्सएनयूएमएक्स-व्ही	FACTORY कमांड पाठवण्यासाठी 25-MHz घड्याळ एम्बेडेड USB-Blaster II ला
M1	M570_JTAG_EN	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II अक्षम करण्यासाठी कमी सिग्नल
P10	MAX5_BEN0	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 0
R11	MAX5_BEN1	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 1
T12	MAX5_BEN2	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 2
N11	MAX5_BEN3	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V बाइट सक्षम 3
T11	MAX5_CLK	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V घड्याळ
R10	MAX5_CSN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V चिप निवडा
M10	MAX5_OEN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V आउटपुट सक्षम
N10	MAX5_WEN	एक्सएनयूएमएक्स-व्ही	FSM बस MAX V लेखन सक्षम करा
E11	MAX_CONF_DONEN	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II कॉन्फिगरेशन पूर्ण LED
A4	MAX_ERROR	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन त्रुटी LED
A6	MAX_LOAD	एक्सएनयूएमएक्स-व्ही	FPGA कॉन्फिगरेशन सक्रिय LED
M9	MAX_RESETN	एक्सएनयूएमएक्स-व्ही	MAX V रीसेट पुश बटण
B7	ओव्हरटेम्प	एक्सएनयूएमएक्स-व्ही	तापमान मॉनिटर फॅन सक्षम
D12	PGM_CONFIG	एक्सएनयूएमएक्स-व्ही	PGM LEDs द्वारे ओळखलेली फ्लॅश मेमरी प्रतिमा लोड करा
B14	PGM_LED0	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 0 निवडा
C13	PGM_LED1	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 1 निवडा
B16	PGM_LED2	एक्सएनयूएमएक्स-व्ही	फ्लॅश मेमरी पीजीएम इंडिकेटर 2 निवडा
B13	PGM_SEL	एक्सएनयूएमएक्स-व्ही	PGM_LED[2:0] LED क्रम टॉगल करते
H4	PSAS_CSn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन चिप निवडा
G1	PSAS_DCLK	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन घड्याळ
G4	PSAS_CONF_DONE	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन पूर्ण झाले
H2	PSAS_CONFIGn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन सक्रिय
G5	PSAS_DATA1	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन डेटा
H3	PSAS_DATA0_ASD0	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन डेटा
J1	PSAS_CEn	एक्सएनयूएमएक्स-व्ही	AS कॉन्फिगरेशन चिप सक्षम
R12	SECURITY_MODE	एक्सएनयूएमएक्स-व्ही	एम्बेडेड USB-ब्लास्टर II साठी DIP स्विच फॅक्टरी कमांड पॉवर अपवर पाठवण्यासाठी
E7	SENSE_CS0N	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर चिप निवडा
A5	SENSE_SCK	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर SPI घड्याळ
D7	SENSE_SDI	एक्सएनयूएमएक्स-व्ही	मध्ये पॉवर मॉनिटर SPI डेटा
B6	SENSE_SDO	एक्सएनयूएमएक्स-व्ही	पॉवर मॉनिटर SPI डेटा बाहेर

FPGA कॉन्फिगरेशन

हा विभाग चक्रीवादळ VE FPGA विकास मंडळाद्वारे समर्थित FPGA, फ्लॅश मेमरी आणि MAX V CPLD 5M2210 सिस्टम कंट्रोलर डिव्हाइस प्रोग्रामिंग पद्धतींचे वर्णन करतो.

चक्रीवादळ VE FPGA विकास मंडळ खालील कॉन्फिगरेशन पद्धतींना समर्थन देते:

• J मधील क्वार्टस II प्रोग्रामर वापरून FPGA कॉन्फिगर करण्यासाठी एम्बेडेड यूएसबी-ब्लास्टर II ही डीफॉल्ट पद्धत आहे.TAG पुरवलेल्या USB केबलसह मोड.
•  एकतर पॉवर-अप वर किंवा प्रोग्राम कॉन्फिगरेशन पुश बटण (S1) दाबून फ्लॅश मेमरीमधून संग्रहित प्रतिमा वापरून FPGA कॉन्फिगर करण्यासाठी फ्लॅश मेमरी डाउनलोड करा.
• बाह्य यूएसबी-ब्लास्टर जे ला जोडणारा बाह्य यूएसबी-ब्लास्टर वापरून एफपीजीए कॉन्फिगर करण्यासाठी बाह्य यूएसबी-ब्लास्टरTAG चेन हेडर (J4).
• सीरियल किंवा क्वाड-सीरियल FPGA कॉन्फिगरेशनसाठी EPCQ डिव्हाइस जे AS x1 किंवा AS x4 कॉन्फिगरेशन योजनांना समर्थन देते.

एम्बेडेड यूएसबी-ब्लास्टर II वर FPGA प्रोग्रामिंग
ही कॉन्फिगरेशन पद्धत USB केबल वापरून FPGA कॉन्फिगरेशनला अनुमती देण्यासाठी USB टाइप-B कनेक्टर (J10), USB 2.0 PHY डिव्हाइस (U18), आणि Altera MAX II CPLD EPM570GF100I5N (U16) लागू करते. ही USB केबल बोर्डवरील USB टाइप-B कनेक्टर आणि क्वार्टस II सॉफ्टवेअर चालवणाऱ्या PC च्या USB पोर्ट दरम्यान थेट कनेक्ट होते.
MAX II CPLD EPM570GF100I5N मधील एम्बेडेड यूएसबी-ब्लास्टर II साधारणपणे जे.TAG साखळी

आकृती 2-3 जे स्पष्ट करतेTAG साखळी

जेTAG चेन कंट्रोल डीआयपी स्विच (SW2) आकृती 2-3 मध्ये दर्शविलेल्या जंपर्सना नियंत्रित करते.
साखळीतील डिव्हाइस किंवा इंटरफेस कनेक्ट करण्यासाठी, त्यांचे संबंधित स्विच बंद स्थितीत असणे आवश्यक आहे. साखळीमध्ये फक्त FPGA असण्यासाठी सर्व स्विचेस चालू स्थितीवर स्लाइड करा.

MAX V CPLD 5M2210 सिस्टम कंट्रोलर J मध्ये असणे आवश्यक आहेTAG काही GUI इंटरफेस वापरण्यासाठी साखळी.

तक्ता 2-5 मध्ये USB 2.0 PHY योजनाबद्ध सिग्नलची नावे आणि त्यांचे संबंधित चक्रीवादळ VE FPGA पिन क्रमांक सूचीबद्ध आहेत.

तक्ता 2-5. USB 2.0 PHY योजनाबद्ध सिग्नलची नावे आणि कार्ये (1 पैकी भाग 2)

बोर्ड संदर्भ (U18)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
C1	24M_XTALIN	—	एक्सएनयूएमएक्स-व्ही	क्रिस्टल ऑसिलेटर इनपुट
C2	24M_XTALOUT	—	एक्सएनयूएमएक्स-व्ही	क्रिस्टल ऑसिलेटर आउटपुट
E1	FX2_D_N	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY डेटा
E2	FX2_D_P	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY डेटा
H7	FX2_FLAGA	—	एक्सएनयूएमएक्स-व्ही	स्लेव्ह FIFO आउटपुट स्थिती

तक्ता 2-5. USB 2.0 PHY योजनाबद्ध सिग्नलची नावे आणि कार्ये (2 पैकी भाग 2)

बोर्ड संदर्भ (U18)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
G7	FX2_FLAGB	—	एक्सएनयूएमएक्स-व्ही	स्लेव्ह FIFO आउटपुट स्थिती
H8	FX2_FLAGC	—	एक्सएनयूएमएक्स-व्ही	स्लेव्ह FIFO आउटपुट स्थिती
G6	FX2_PA1	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
F8	FX2_PA2	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
F7	FX2_PA3	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
F6	FX2_PA4	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
C8	FX2_PA5	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
C7	FX2_PA6	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
C6	FX2_PA7	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट एक इंटरफेस
H3	FX2_PB0	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
F4	FX2_PB1	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
H4	FX2_PB2	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
G4	FX2_PB3	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
H5	FX2_PB4	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
G5	FX2_PB5	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
F5	FX2_PB6	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
H6	FX2_PB7	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट B इंटरफेस
A8	FX2_PD0	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
A7	FX2_PD1	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
B6	FX2_PD2	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
A6	FX2_PD3	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
B3	FX2_PD4	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
A3	FX2_PD5	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
C3	FX2_PD6	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
A2	FX2_PD7	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY पोर्ट D इंटरफेस
B8	FX2_RESETN	V21	एक्सएनयूएमएक्स-व्ही	एम्बेडेड यूएसबी-ब्लास्टर हार्ड रीसेट
F3	FX2_SCL	—	एक्सएनयूएमएक्स-व्ही	यूएसबी 2.0 पीएचवाय सिरीयल घड्याळ
G3	FX2_SDA	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY सीरियल डेटा
A1	FX2_SLRDN	—	एक्सएनयूएमएक्स-व्ही	स्लेव्ह फिफोसाठी स्ट्रोब वाचा
B1	FX2_SLWRN	—	एक्सएनयूएमएक्स-व्ही	स्लेव्ह फिफोसाठी स्ट्रोब लिहा
B7	FX2_WAKEUP	—	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY वेक सिग्नल
G2	USB_CLK	AA23	एक्सएनयूएमएक्स-व्ही	USB 2.0 PHY 48-MHz इंटरफेस घड्याळ

फ्लॅश मेमरी पासून FPGA प्रोग्रामिंग

फ्लॅश मेमरी प्रोग्रामिंग विविध पद्धतींद्वारे शक्य आहे. फॅक्टरी डिझाइन-बोर्ड अपडेट पोर्टल वापरणे ही डीफॉल्ट पद्धत आहे. हे डिझाइन एम्बेडेड आहे webसर्व्हर, जो बोर्ड अपडेट पोर्टलला सेवा देतो web पृष्ठ द web पृष्ठ तुम्हाला उद्योग-मानक एस-रेकॉर्डमध्ये हार्डवेअर, सॉफ्टवेअर किंवा दोन्हीसह नवीन FPGA डिझाइन निवडण्याची परवानगी देते File (.flash) आणि नेटवर्कवरील फ्लॅश मेमरीच्या वापरकर्त्याच्या हार्डवेअर पृष्ठावर (पृष्ठ 1) डिझाइन लिहा.

दुय्यम पद्धत म्हणजे डेव्हलपमेंट किटमध्ये समाविष्ट केलेले प्री-बिल्ट पॅरलल फ्लॅश लोडर (PFL) डिझाइन वापरणे. विकास मंडळ फ्लॅश मेमरी प्रोग्रामिंगसाठी अल्टेरा पीएफएल मेगाफंक्शन लागू करते. PFL मेगाफंक्शन लॉजिकचा एक ब्लॉक आहे जो अल्टेरा प्रोग्रामेबल लॉजिक डिव्हाइस (FPGA किंवा CPLD) मध्ये प्रोग्राम केला जातो. PFL सुसंगत फ्लॅश मेमरी उपकरणावर लिहिण्यासाठी उपयुक्तता म्हणून कार्य करते. या पूर्व-निर्मित डिझाइनमध्ये PFL मेगाफंक्शन आहे जे तुम्हाला क्वार्टस II सॉफ्टवेअर वापरून USB इंटरफेसवर पृष्ठ 0, पृष्ठ 1 किंवा फ्लॅश मेमरीचे इतर भाग लिहू देते. विकास मंडळाला त्याच्या फॅक्टरी डीफॉल्ट सेटिंग्जमध्ये पुनर्संचयित करण्यासाठी ही पद्धत वापरली जाते.

Nios® II प्रोसेसरसह फ्लॅश मेमरी प्रोग्राम करण्यासाठी इतर पद्धती देखील वापरल्या जाऊ शकतात.

Nios II प्रोसेसरबद्दल अधिक माहितीसाठी, Altera च्या Nios II प्रोसेसर पृष्ठाचा संदर्भ घ्या webसाइट
एकतर पॉवर-अप वर किंवा प्रोग्राम कॉन्फिगरेशन पुश बटण दाबून, PGM_CONFIG (S1), MAX V CPLD 5M2210 सिस्टम कंट्रोलरचे PFL फ्लॅश मेमरीमधून FPGA कॉन्फिगर करते. PFL मेगाफंक्शन फ्लॅश मेमरीमधून 16-बिट डेटा वाचतो आणि त्याला फास्ट पॅसिव्ह पॅरलल (FPP) फॉरमॅटमध्ये रूपांतरित करतो. हा 16-बिट डेटा नंतर कॉन्फिगरेशन दरम्यान FPGA मधील समर्पित कॉन्फिगरेशन पिनवर लिहिला जातो.
PGM_CONFIG पुश बटण (S1) दाबल्याने FPGA हार्डवेअर पृष्ठासह लोड होते ज्यावर आधारित PGM_LED[2:0] (D25, D26, D27) प्रकाशित होते. तक्ता 2-6 मध्ये तुम्ही PGM_CONFIG पुश बटण दाबल्यावर लोड होणाऱ्या डिझाइनची सूची आहे.

तक्ता 2-6. PGM_LED सेटिंग्ज (1)

PGM_LED0 (डी 25)	PGM_LED1 (डी 26)	PGM_LED2 (डी 27)	रचना
ON	बंद	बंद	फॅक्टरी हार्डवेअर
बंद	ON	बंद	वापरकर्ता हार्डवेअर 1
बंद	बंद	ON	वापरकर्ता हार्डवेअर 2

आकृती 2-4 PFL कॉन्फिगरेशन दर्शवते.

खालील विषयांवर अधिक माहितीसाठी, संबंधित कागदपत्रे पहा:

• बोर्ड अपडेट पोर्टल, पीएफएल डिझाइन आणि फ्लॅश मेमरी मॅप स्टोरेज, सायक्लोन व्हीई एफपीजीए डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक पहा.
• PFL मेगाफंक्शन, समांतर फ्लॅश लोडर मेगाफंक्शन वापरकर्ता मार्गदर्शक पहा.

बाह्य यूएसबी-ब्लास्टरवर एफपीजीए प्रोग्रामिंग
जेTAG चेन हेडर पीसीवर चालणाऱ्या क्वार्टस II प्रोग्रामरसह बाह्य USB-ब्लास्टर उपकरण वापरून FPGA कॉन्फिगर करण्यासाठी दुसरी पद्धत प्रदान करते. यांच्यातील वाद टाळण्यासाठी जेTAG मास्टर्स, एम्बेडेड यूएसबी-ब्लास्टर आपोआप अक्षम होतो जेव्हा तुम्ही बाह्य यूएसबी-ब्लास्टर जे.TAG जे द्वारे साखळीTAG साखळी शीर्षलेख.

EPCQ वापरून FPGA प्रोग्रामिंग
नॉन-व्होलॅटाइल मेमरी असलेल्या कमी किमतीच्या ECPQ डिव्हाइसमध्ये एक साधा सहा-पिन इंटरफेस आणि एक लहान फॉर्म फॅक्टर आहे. ECPQ AS x1 आणि x4 मोडला सपोर्ट करते. डीफॉल्टनुसार, या बोर्डमध्ये FPP कॉन्फिगरेशन योजना सेटिंग असते. कॉन्फिगरेशन योजना AS मोडवर सेट करण्यासाठी, रेझिस्टर रीवर्क करणे आवश्यक आहे. कॉन्फिगरेशन स्कीम बदलण्यासाठी MSEL DIP स्विच (SW1) वापरून MSEL सेटिंग कॉन्फिगर करा.

आकृती 2-5 EPCQ आणि चक्रीवादळ VE FPGA मधील संबंध दर्शविते.

आकृती 2-5. EPCQ कॉन्फिगरेशन

स्थिती घटक
विकास मंडळामध्ये स्थिती LEDs समाविष्ट आहेत. हा विभाग स्थिती घटकांचे वर्णन करतो.

टेबल 2-7 मध्ये LED बोर्ड संदर्भ, नावे आणि कार्यात्मक वर्णने सूचीबद्ध आहेत.

तक्ता 2-7. बोर्ड-विशिष्ट LEDs (1 पैकी भाग 2)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
D35	शक्ती	एक्सएनयूएमएक्स-व्ही	निळा एलईडी. जेव्हा 5.0 V पॉवर सक्रिय असते तेव्हा प्रकाशित होते.
D19	MAX_CONF_DONEn	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. जेव्हा FPGA यशस्वीरित्या कॉन्फिगर केले जाते तेव्हा प्रकाशित होते. MAX V CPLD 5M2210 सिस्टम कंट्रोलरद्वारे चालवलेले.
D17	MAX_ERROR	एक्सएनयूएमएक्स-व्ही	लाल एलईडी. जेव्हा MAX V CPLD 5M2210 सिस्टम कंट्रोलर FPGA कॉन्फिगर करण्यात अयशस्वी होतो तेव्हा प्रकाशमान होतो. MAX V CPLD 5M2210 सिस्टम कंट्रोलरद्वारे चालवलेले.
D18	MAX_LOAD	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. जेव्हा MAX V CPLD 5M2210 सिस्टम कंट्रोलर सक्रियपणे FPGA कॉन्फिगर करत असतो तेव्हा प्रकाशित होते. MAX V CPLD 5M2210 सिस्टम कंट्रोलरद्वारे चालवलेले.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	एक्सएनयूएमएक्स-व्ही	हिरव्या LEDs. जेव्हा तुम्ही PGM_SEL पुश बटण दाबता तेव्हा फ्लॅश मेमरीमधून कोणते हार्डवेअर पृष्ठ लोड होते हे सूचित करण्यासाठी प्रकाशित करते.

तक्ता 2-7. बोर्ड-विशिष्ट LEDs (2 पैकी भाग 2)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	I/O मानक	वर्णन
D11, D12 D13, D14	JTAG_आरएक्स, जेTAG_TX SC_RX, SC_TX	एक्सएनयूएमएक्स-व्ही	हिरव्या LEDs. यूएसबी-ब्लास्टर II प्राप्त आणि प्रसारित क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते.
D1	ENETA_LED_TX	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट PHY प्रसारित क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D2	ENETA_LED_RX	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट PHY प्राप्त क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D5	ENETA_LED_LINK10	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. 10 Mbps कनेक्शन गतीने लिंक केलेले इथरनेट सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D4	ENETA_LED_LINK100	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. 100 Mbps कनेक्शन गतीने लिंक केलेले इथरनेट सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D3	ENETA_LED_LINK1000	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. 1000 Mbps कनेक्शन गतीने लिंक केलेले इथरनेट सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D19	ENETB_LED_TX	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट PHY B प्रसारित क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D22	ENETB_LED_RX	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट PHY B प्राप्त क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D24	ENETB_LED_LINK10	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट B 10 Mbps कनेक्शन स्पीडने लिंक केलेले सूचित करण्यासाठी प्रज्वलित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D20	ENETB_LED_LINK100	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट B 100 Mbps कनेक्शन स्पीडने लिंक केलेले सूचित करण्यासाठी प्रज्वलित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D21	ENETB_LED_LINK1000	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. इथरनेट B 1000 Mbps कनेक्शन स्पीडने लिंक केलेले सूचित करण्यासाठी प्रज्वलित करते. Marvell 88E1111 PHY द्वारे चालवलेले.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. USB_UART प्राप्त आणि प्रसारित क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते.
D23, D24	UART_RXD_LED, UART_TXD_LED	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. UART प्राप्त आणि प्रसारित क्रियाकलाप सूचित करण्यासाठी प्रकाशित करते.
D3	HSMA_PRSNTn	एक्सएनयूएमएक्स-व्ही	हिरवा एलईडी. जेव्हा HSMC पोर्टमध्ये एक बोर्ड किंवा केबल प्लग-इन असते तेव्हा प्रकाश होतो, ज्यामुळे पिन 160 ग्राउंड होतो. ॲड-इन कार्डद्वारे चालविले जाते.

सेटअप घटक
विकास मंडळामध्ये अनेक प्रकारच्या सेटअप घटकांचा समावेश होतो. हा विभाग खालील सेटअप घटकांचे वर्णन करतो:

• बोर्ड सेटिंग्ज DIP स्विच
• JTAG सेटिंग्ज डीआयपी स्विच
• CPU रीसेट पुश बटण
• MAX V रीसेट पुश बटण
• प्रोग्राम कॉन्फिगरेशन पुश बटण
• कार्यक्रम निवडा पुश बटण

डीआयपी स्विचेसच्या डीफॉल्ट सेटिंग्जबद्दल अधिक माहितीसाठी, सायक्लोन VE FPGA डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक पहा.

बोर्ड सेटिंग्ज DIP स्विच
बोर्ड सेटिंग्ज डीआयपी स्विच (SW4) बोर्ड आणि MAX V CPLD 5M2210 सिस्टम कंट्रोलर लॉजिक डिझाइनसाठी विशिष्ट वैशिष्ट्ये नियंत्रित करते. तक्ता 2-8 मध्ये स्विच नियंत्रणे आणि वर्णने सूचीबद्ध आहेत.

तक्ता 2-8. बोर्ड सेटिंग्ज DIP स्विच नियंत्रणे

स्विच करा	योजनाबद्ध सिग्नल नाव	वर्णन
1	CLK_SEL	चालू : प्रोग्राम करण्यायोग्य ऑसिलेटर घड्याळ निवडा बंद : SMA इनपुट घड्याळ निवडा
2	CLK_ENABLE	चालू: ऑन-बोर्ड ऑसिलेटर अक्षम करा बंद : ऑन-बोर्ड ऑसिलेटर सक्षम करा
3	FACTORY_LOAD	चालू : पॉवर अपवर फ्लॅशवरून वापरकर्ता डिझाइन लोड करा बंद : पॉवर अपवर फ्लॅशवरून फॅक्टरी डिझाइन लोड करा
4	SECURITY_MODE	चालू : एम्बेडेड यूएसबी-ब्लास्टर II पॉवर अपवर फॅक्टरी कमांड पाठवते. बंद : एम्बेडेड यूएसबी-ब्लास्टर II पॉवर अपवर फॅक्टरी कमांड पाठवत नाही.

JTAG चेन कंट्रोल डीआयपी स्विच
जेTAG चेन कंट्रोल डीआयपी स्विच (SW2) सक्रिय J मधील उपकरणे काढून टाकते किंवा समाविष्ट करतेTAG साखळी चक्रीवादळ VE FPGA नेहमी J मध्ये असतेTAG साखळी तक्ता 2-9 स्विच नियंत्रणे आणि त्याचे वर्णन सूचीबद्ध करते.

तक्ता 2-9. जेTAG चेन कंट्रोल डीआयपी स्विच

स्विच करा	योजनाबद्ध सिग्नल नाव	वर्णन
1	5M2210_JTAG_EN	चालू : बायपास MAX V CPLD 5M2210 सिस्टम कंट्रोलर बंद : MAX V CPLD 5M2210 सिस्टम कंट्रोलर इन-चेन
2	HSMC_JTAG_EN	चालू: HSMC पोर्टला बायपास करा बंद: HSMC पोर्ट इन-चेन
3	FAN_FORCE_ON	चालू: पंखा सक्षम करा बंद: पंखा अक्षम करा
4	आरक्षित	राखीव

CPU रीसेट पुश बटण
CPU रीसेट पुश बटण, CPU_RESETn (S4), हे चक्रीवादळ VE FPGA DEV_CLRn पिनचे इनपुट आहे आणि MAX V CPLD सिस्टम कंट्रोलरचे ओपन-ड्रेन I/O आहे. हे पुश बटण FPGA आणि CPLD लॉजिक दोन्हीसाठी डीफॉल्ट रीसेट आहे. पॉवर-ऑन-रीसेट (POR) दरम्यान MAX V CPLD 5M2210 सिस्टम कंट्रोलर हे पुश बटण देखील चालवतो.

MAX V पुश बटण रीसेट करा
MAX V रीसेट पुश बटण, MAX_RESETn (S3), हे MAX V CPLD 5M2210 सिस्टम कंट्रोलरसाठी इनपुट आहे. हे पुश बटण CPLD लॉजिकसाठी डीफॉल्ट रीसेट आहे.

प्रोग्राम कॉन्फिगरेशन पुश बटण
प्रोग्राम कॉन्फिगरेशन पुश बटण, PGM_CONFIG (S1), हे MAX V CPLD 5M2210 सिस्टम कंट्रोलरसाठी इनपुट आहे. हे इनपुट फ्लॅश मेमरीमधून FPGA पुनर्रचना करण्यास सक्ती करते. फ्लॅश मेमरीमधील स्थान PGM_LED[2:0] च्या सेटिंग्जवर आधारित आहे, जे प्रोग्राम सिलेक्ट पुश बटण, PGM_SEL द्वारे नियंत्रित केले जाते. FPGA डिझाइनसाठी राखीव फ्लॅश मेमरीमधील तीन पृष्ठांवर वैध सेटिंग्जमध्ये PGM_LED0, PGM_LED1, किंवा PGM_LED2 समाविष्ट आहेत.

कार्यक्रम पुश बटण निवडा
प्रोग्राम सिलेक्ट पुश बटण, PGM_SEL (S2), हे MAX V CPLD 5M2210 सिस्टम कंट्रोलरसाठी इनपुट आहे. हे पुश बटण PGM_LED[2:0] क्रम टॉगल करते जे FPGA कॉन्फिगर करण्यासाठी फ्लॅश मेमरीमधील कोणते स्थान निवडते. PGM_LED[2:6] अनुक्रम व्याख्यांसाठी तक्ता 2-0 पहा.

घड्याळ सर्किट
हा विभाग बोर्डच्या घड्याळाच्या इनपुट आणि आउटपुटचे वर्णन करतो.

ऑन-बोर्ड ऑसिलेटर
डेव्हलपमेंट बोर्डमध्ये 50-MHz, 100-MHz ची वारंवारता असलेले ऑसिलेटर आणि प्रोग्राम करण्यायोग्य ऑसिलेटर समाविष्ट आहेत.

आकृती 2-6 चक्रीवादळ VE FPGA विकास मंडळाकडे जाणाऱ्या सर्व बाह्य घड्याळांची डीफॉल्ट फ्रिक्वेन्सी दर्शविते.

आकृती 2-6. चक्रीवादळ VE FPGA विकास मंडळ घड्याळे

तक्ता 2-10 ऑसिलेटर्स, त्याचे I/O मानक आणि व्हॉल्यूम सूचीबद्ध करतेtagविकास मंडळासाठी आवश्यक आहे.

तक्ता 2-10. ऑन-बोर्ड ऑसिलेटर

स्त्रोत	योजनाबद्ध सिग्नल नाव	वारंवारता	I/O मानक	चक्रीवादळ VE FPGA पिन क्रमांक	अर्ज
U4	CLKIN_50_FPGA_TOP	50.000 MHz	एकल-अंत	L14	वर आणि उजवी धार
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	जलद FPGA कॉन्फिगरेशन
X1 आणि U3 (बफर)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	वरच्या आणि खालच्या कडा
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

ऑफ-बोर्ड घड्याळ इनपुट/आउटपुट
विकास मंडळाकडे इनपुट आणि आउटपुट घड्याळे आहेत जी बोर्डवर चालविली जाऊ शकतात. आउटपुट घड्याळे FPGA उपकरणाच्या विनिर्देशानुसार विविध स्तरांवर आणि I/O मानकांवर प्रोग्राम केली जाऊ शकतात.

तक्ता 2-11 मध्ये विकास मंडळासाठी घड्याळाच्या इनपुटची सूची आहे.

तक्ता 2-11. ऑफ-बोर्ड घड्याळ इनपुट

स्त्रोत	योजनाबद्ध सिग्नल नाव	I/O मानक	चक्रीवादळ V E FPGA पिन क्रमांक	वर्णन
SMA	CLKIN_SMA_P	LVDS	—	LVDS फॅन-आउट बफरमध्ये इनपुट.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	एक्सएनयूएमएक्स-व्ही	AB16	स्थापित HSMC केबल किंवा बोर्डमधून सिंगल-एंडेड इनपुट.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	स्थापित HSMC केबल किंवा बोर्डवरून LVDS इनपुट. 2x LVTTL इनपुटला देखील समर्थन देऊ शकते.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	स्थापित HSMC केबल किंवा बोर्डवरून LVDS इनपुट. 2x LVTTL इनपुटला देखील समर्थन देऊ शकते.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

तक्ता 2-12 मध्ये विकास मंडळासाठी घड्याळ आउटपुटची सूची दिली आहे.

तक्ता 2-12. ऑफ-बोर्ड घड्याळ आउटपुट

स्त्रोत	योजनाबद्ध सिग्नल नाव	I/O मानक	चक्रीवादळ V E FPGA पिन क्रमांक	वर्णन
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	FPGA CMOS आउटपुट (किंवा GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	LVDS आउटपुट. 2x CMOS आउटपुटचे समर्थन देखील करू शकते.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	LVDS आउटपुट. 2x CMOS आउटपुटचे समर्थन देखील करू शकते.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	FPGA CMOS आउटपुट (किंवा GPIO)

सामान्य वापरकर्ता इनपुट/आउटपुट
हा विभाग FPGA मधील वापरकर्ता I/O इंटरफेसचे वर्णन करतो, ज्यामध्ये पुश बटणे, DIP स्विचेस, LEDs आणि वर्ण LCD यांचा समावेश आहे.

वापरकर्ता-परिभाषित पुश बटणे
विकास मंडळामध्ये तीन वापरकर्ता-परिभाषित पुश बटणे समाविष्ट आहेत. सिस्टम आणि सुरक्षित रीसेट पुश बटणांबद्दल माहितीसाठी, पृष्ठ 2-16 वरील “सेटअप एलिमेंट्स” पहा. बोर्ड संदर्भ S5, S6, S7, आणि S8 ही FPGA डिझाईन्स नियंत्रित करण्यासाठी पुश बटणे आहेत जी चक्रीवादळ VE FPGA डिव्हाइसमध्ये लोड होतात. जेव्हा तुम्ही स्विच दाबता आणि धरून ठेवता, तेव्हा डिव्हाइस पिन लॉजिक 0 वर सेट केला जातो; जेव्हा तुम्ही स्विच सोडता, तेव्हा डिव्हाइस पिन लॉजिक 1 वर सेट केला जातो. या सामान्य वापरकर्त्याच्या पुश बटणांसाठी कोणतेही बोर्ड-विशिष्ट कार्ये नाहीत.

तक्ता 2-13 वापरकर्ता-परिभाषित पुश बटण योजनाबद्ध सिग्नल नावे आणि त्यांचे संबंधित चक्रीवादळ VE FPGA पिन क्रमांक सूचीबद्ध करते.

तक्ता 2-13. वापरकर्ता-परिभाषित पुश बटण योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक
S5	USER_PB0	AB12	एक्सएनयूएमएक्स-व्ही
S6	USER_PB1	AB13	एक्सएनयूएमएक्स-व्ही
S7	USER_PB2	AF13	एक्सएनयूएमएक्स-व्ही
S8	USER_PB3	AG12	एक्सएनयूएमएक्स-व्ही

वापरकर्ता-परिभाषित डीआयपी स्विच
बोर्ड संदर्भ SW3 चार-पिन DIP स्विच आहे. हे स्विच वापरकर्ता-परिभाषित आहे आणि अतिरिक्त FPGA इनपुट नियंत्रण प्रदान करते. जेव्हा स्विच बंद स्थितीत असतो, तेव्हा तर्क 1 निवडला जातो. जेव्हा स्विच चालू स्थितीत असतो, तेव्हा तर्क 0 निवडला जातो. या स्विचसाठी बोर्ड-विशिष्ट कार्ये नाहीत.

तक्ता 2-14 मध्ये वापरकर्ता-परिभाषित डीआयपी स्विच योजनाबद्ध सिग्नल नावे आणि त्यांचे संबंधित चक्रीवादळ VE FPGA पिन क्रमांक सूचीबद्ध आहेत.

तक्ता 2-14. वापरकर्ता-परिभाषित डीआयपी स्विच योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक
S5	USER_PB0	AB12	एक्सएनयूएमएक्स-व्ही
S6	USER_PB1	AB13	एक्सएनयूएमएक्स-व्ही
S7	USER_PB2	AF13	एक्सएनयूएमएक्स-व्ही
S8	USER_PB3	AG12	एक्सएनयूएमएक्स-व्ही

वापरकर्ता-परिभाषित LEDs
विकास मंडळामध्ये सामान्य आणि HSMC वापरकर्ता-परिभाषित LEDs समाविष्ट आहेत. हा विभाग सर्व वापरकर्ता-परिभाषित LED चे वर्णन करतो. बोर्ड विशिष्ट किंवा स्थिती LEDs बद्दल माहितीसाठी, पृष्ठ 2-15 वर "स्थिती घटक" पहा.

सामान्य LEDs
बोर्ड संदर्भ D28 ते D31 हे चार वापरकर्ता-परिभाषित LEDs आहेत. चक्रीवादळ VE FPGA मध्ये लोड केलेल्या डिझाईन्समधून स्थिती आणि डीबगिंग सिग्नल LEDs वर चालवले जातात. I/O पोर्टवर लॉजिक 0 चालवल्याने LED चालू होते तर लॉजिक 1 ड्रायव्हिंग केल्याने LED बंद होते. या LEDs साठी बोर्ड-विशिष्ट कार्ये नाहीत.

टेबल 2-15 मध्ये सामान्य LED योजनाबद्ध सिग्नलची नावे आणि त्यांच्याशी संबंधित चक्रीवादळ VE FPGA पिन क्रमांक सूचीबद्ध आहेत.

तक्ता 2-15. सामान्य LED योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ	योजनाबद्ध सिग्नलचे नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक
D28	USER_LED0	AK3	एक्सएनयूएमएक्स-व्ही
D29	USER_LED1	AJ4	एक्सएनयूएमएक्स-व्ही
D30	USER_LED2	AJ5	एक्सएनयूएमएक्स-व्ही
D31	USER_LED3	AK6	एक्सएनयूएमएक्स-व्ही

HSMC LEDs
बोर्ड संदर्भ D20 आणि D21 हे HSMC पोर्टसाठी LEDs आहेत. HSMC LEDs साठी बोर्ड-विशिष्ट कार्ये नाहीत. LEDs ला TX आणि RX असे लेबल लावले आहे, आणि कनेक्ट केलेल्या कन्याकार्डवर आणि वरून डेटा प्रवाह प्रदर्शित करण्याच्या उद्देशाने आहेत. LEDs चक्रीवादळ VE FPGA यंत्राद्वारे चालवले जातात.

तक्ता 2-16 मध्ये HSMC LED योजनाबद्ध सिग्नलची नावे आणि त्यांचे संबंधित चक्रीवादळ VE FPGA पिन क्रमांक सूचीबद्ध आहेत.

तक्ता 2-16. HSMC LED योजनाबद्ध सिग्नलची नावे आणि कार्ये

बोर्ड संदर्भ	योजनाबद्ध सिग्नलचे नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक
D1	HSMC_RX_LED	AH12	एक्सएनयूएमएक्स-व्ही
D2	HSMC_TX_LED	AH11	एक्सएनयूएमएक्स-व्ही

कॅरेक्टर एलसीडी
डेव्हलपमेंट बोर्डमध्ये सिंगल 14-पिन 0.1″ पिच ड्युअल-रो हेडर समाविष्ट आहे जे 2 लाइन × 16 कॅरेक्टर LCD ला इंटरफेस करते. LCD अक्षरात 14-पिन रिसेप्टॅकल आहे जे थेट बोर्डच्या 14-पिन शीर्षलेखावर माउंट केले जाते, त्यामुळे डिस्प्लेच्या अंतर्गत घटकांमध्ये प्रवेश करण्यासाठी ते सहजपणे काढले जाऊ शकते. तुम्ही हेडर डिबगिंग किंवा इतर हेतूंसाठी देखील वापरू शकता.

तक्ता 2-17 वर्ण LCD पिन असाइनमेंटचा सारांश देते. सिग्नलची नावे आणि दिशानिर्देश चक्रीवादळ VE FPGA उपकरणाशी संबंधित आहेत.

तक्ता 2-17. वर्ण एलसीडी पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (J14)	योजनाबद्ध सिग्नलचे नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
7	LCD_DATA0	AJ7	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
8	LCD_DATA1	AK7	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
9	LCD_DATA2	AJ8	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
10	LCD_DATA3	AK8	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
11	LCD_DATA4	AF9	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
12	LCD_DATA5	AG9	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
13	LCD_DATA6	AH9	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस
14	LCD_DATA7	AJ9	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा बस

तक्ता 2-17. वर्ण एलसीडी पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (J14)	योजनाबद्ध सिग्नलचे नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
4	LCD_D_Cn	AK11	एक्सएनयूएमएक्स-व्ही	एलसीडी डेटा किंवा कमांड निवडा
5	LCD_WEn	AK10	एक्सएनयूएमएक्स-व्ही	एलसीडी लेखन सक्षम
6	LCD_CSn	AJ12	एक्सएनयूएमएक्स-व्ही	एलसीडी चिप निवडा

तक्ता 2-18 मध्ये LCD पिन व्याख्या सूचीबद्ध आहेत, आणि Lumex डेटा शीटमधील एक उतारा आहे.

तक्ता 2-18. एलसीडी पिन व्याख्या आणि कार्ये

पिन क्रमांक	प्रतीक	पातळी	कार्य
1	VDD	—	वीज पुरवठा	5 व्ही
2	VSS	—		GND (0 V)
3	V0	—		एलसीडी ड्राइव्हसाठी
4	RS	H/L	नोंदणी करा निवडा सिग्नल H: डेटा इनपुट एल: सूचना इनपुट
5	R/W	H/L	H: डेटा रीड (मॉड्युल ते MPU) L: डेटा लेखन (MPU ते मॉड्यूल)
6	E	एच, एच ते एल	सक्षम करा
०१-१३	DB0–DB7	H/L	डेटा बस—सॉफ्टवेअर निवडण्यायोग्य ४-बिट किंवा ८-बिट मोड

अधिक माहितीसाठी जसे की वेळ, वर्ण नकाशे, इंटरफेस मार्गदर्शक तत्त्वे आणि इतर संबंधित दस्तऐवजीकरण, भेट द्या www.lumex.com.

डीबग हेडर
या विकास मंडळामध्ये डीबग हेतूंसाठी दोन 2×8 डीबग शीर्षलेख समाविष्ट आहेत. डिझाइन चाचणी, डीबगिंग किंवा द्रुत पडताळणीसाठी FPGA I/Os मार्ग थेट शीर्षलेखावर.

तक्ता 2-19 डीबग हेडर पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये यांचा सारांश देते.

तक्ता 2-19. डीबग हेडर पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (1 पैकी भाग 2)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
डीबग करा शीर्षलेख (J15)
1	HEADER_D0	H21	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
5	HEADER_D1	G21	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
9	HEADER_D2	G22	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
13	HEADER_D3	E26	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
4	HEADER_D4	E25	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
8	HEADER_D5	C27	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
12	HEADER_D6	C26	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल

तक्ता 2-19. डीबग हेडर पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (2 पैकी भाग 2)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
16	HEADER_D7	B27	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
डीबग करा शीर्षलेख (J16)
1 आणि 2	HEADER_P0 आणि HEADER_N0	H25 आणि H26	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
3 आणि 4	HEADER_P1 आणि HEADER_N1	P20 आणि N20	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
7 आणि 8	HEADER_P2 आणि HEADER_N2	J22 आणि J23	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
9 आणि 10	HEADER_P3 आणि HEADER_N3	D28 आणि D29	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
13 आणि 14	HEADER_P4 आणि HEADER_N4	E27 आणि D27	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
15 आणि 16	HEADER_P5 आणि HEADER_N5	H24 आणि J25	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल

घटक आणि इंटरफेस
हा विभाग चक्रीवादळ VE FPGA उपकरणाशी संबंधित विकास मंडळाच्या कम्युनिकेशन पोर्ट्स आणि इंटरफेस कार्ड्सचे वर्णन करतो. विकास मंडळ खालील संप्रेषण पोर्ट्सना समर्थन देते:

• RS-232 सिरीयल UART
• 10/100/1000 इथरनेट
• HSMC
• यूएसबी यूएआरटी

10/100/1000 इथरनेट
डेव्हलपमेंट बोर्ड दोन बाह्य Marvell 10E100 PHY आणि अल्टेरा ट्रिपल-स्पीड इथरनेट मेगाकोर MAC फंक्शन वापरून दोन 1000/88/1111 बेस-टी इथरनेटला समर्थन देतो. PHY-टू-MAC इंटरफेस RGMII इंटरफेस वापरतात. ठराविक नेटवर्किंग ऍप्लिकेशन्ससाठी FPGA मध्ये MAC फंक्शन प्रदान करणे आवश्यक आहे. Marvell 88E1111 PHY 2.5-V आणि 1.0-V पॉवर रेल वापरते आणि समर्पित ऑसिलेटरवरून चालवलेल्या 25-MHz संदर्भ घड्याळाची आवश्यकता असते. PHY अंतर्गत चुंबकीयांसह RJ45 मॉडेलला इंटरफेस करते ज्याचा वापर इथरनेट रहदारीसह कॉपर लाइन चालविण्यासाठी केला जाऊ शकतो.

आकृती 2–7 FPGA (MAC) आणि Marvell 88E1111 PHY मधील RGMII इंटरफेस दाखवते.

आकृती 2-7. FPGA (MAC) आणि Marvell 88E1111 PHY मधील RGMII इंटरफेस

तक्ता 2-20 इथरनेट PHY इंटरफेस पिन असाइनमेंट सूचीबद्ध करते

तक्ता 2-20. इथरनेट PHY पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये (1 पैकी भाग 3)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
16	HEADER_D7	B27	एक्सएनयूएमएक्स-व्ही	केवळ डीबग उद्देशांसाठी सिंगल-एंडेड सिग्नल
डीबग करा शीर्षलेख (J16)
1 आणि 2	HEADER_P0 आणि HEADER_N0	H25 आणि H26	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
3 आणि 4	HEADER_P1 आणि HEADER_N1	P20 आणि N20	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
7 आणि 8	HEADER_P2 आणि HEADER_N2	J22 आणि J23	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
9 आणि 10	HEADER_P3 आणि HEADER_N3	D28 आणि D29	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
13 आणि 14	HEADER_P4 आणि HEADER_N4	E27 आणि D27	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल
15 आणि 16	HEADER_P5 आणि HEADER_N5	H24 आणि J25	एक्सएनयूएमएक्स-व्ही	केवळ डीबग हेतूंसाठी स्यूडो-विभेदक सिग्नल

तक्ता 2-20. इथरनेट PHY पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये (2 पैकी भाग 3)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
33	ENETA_MDI_P1	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
34	ENETA_MDI_N1	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
39	ENETA_MDI_P2	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
41	ENETA_MDI_N2	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
42	ENETA_MDI_P3	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
43	ENETA_MDI_N3	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
इथरनेट PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII ट्रान्समिट घड्याळ
23	ENETB_INTN	K22	2.5-V CMOS	व्यवस्थापन बस व्यत्यय
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	डुप्लेक्स किंवा टक्कर एलईडी. न वापरलेले
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	डुप्लेक्स किंवा टक्कर एलईडी. न वापरलेले
76	ENETB_LED_LINK10	—	2.5-V CMOS	10-Mb लिंक LED
74	ENETB_LED_LINK100	—	2.5-V CMOS	100-Mb लिंक LED
73	ENETB_LED_LINK1000	—	2.5-V CMOS	1000-Mb लिंक LED
58	ENETB_LED_RX	—	2.5-V CMOS	RX डेटा सक्रिय LED
69	ENETB_LED_RX	—	2.5-V CMOS	RX डेटा सक्रिय LED
68	ENETB_LED_TX	—	2.5-V CMOS	TX डेटा सक्रिय LED
25	ENETB_MDC	A29	2.5-V CMOS	व्यवस्थापन बस डेटा घड्याळ
24	ENETB_MDIO	L23	2.5-V CMOS	व्यवस्थापन बस डेटा
28	ENETB_RESETN	M21	2.5-V CMOS	डिव्हाइस रीसेट
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII घड्याळ प्राप्त करते
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII डेटा बस प्राप्त करते
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII डेटा बस प्राप्त करते
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII डेटा बस प्राप्त करते
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII डेटा बस प्राप्त करते
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII वैध डेटा प्राप्त करतो
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII डेटा बस प्रसारित करते
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII डेटा बस प्रसारित करते
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII डेटा बस प्रसारित करते
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII डेटा बस प्रसारित करते
9	ENETB_TX_EN	B29	2.5-V CMOS	RGMII ट्रान्समिट सक्षम
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII ट्रान्समिट घड्याळ
29	ENETB_MDI_P0	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
31	ENETB_MDI_N0	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
33	ENETB_MDI_P1	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
34	ENETB_MDI_N1	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
39	ENETB_MDI_P2	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
41	ENETB_MDI_N2	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस

तक्ता 2-20. इथरनेट PHY पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये (3 पैकी भाग 3)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
42	ENETB_MDI_P3	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस
43	ENETB_MDI_N3	—	2.5-V CMOS	मीडिया अवलंबून इंटरफेस

HSMC

• विकास मंडळ HSMC इंटरफेसला समर्थन देते. HSMC इंटरफेस संपूर्ण SPI4.2 इंटरफेस (17 LVDS चॅनेल), तीन इनपुट आणि आउटपुट घड्याळे, तसेच जे.TAG आणि SMB सिग्नल. LVDS चॅनेलचा वापर CMOS सिग्नलिंग किंवा LVDS साठी केला जाऊ शकतो.
• HSMC हे अल्टेरा-विकसित ओपन स्पेसिफिकेशन आहे, जे तुम्हाला बेटरकार्ड्स (HSMCs) जोडून डेव्हलपमेंट बोर्डची कार्यक्षमता वाढवण्याची परवानगी देते.
• सिग्नलिंग स्टँडर्ड्स, सिग्नल इंटिग्रिटी, कंपॅटिबल कनेक्टर्स आणि मेकॅनिकल माहिती यासारख्या HSMC स्पेसिफिकेशनबद्दल अधिक माहितीसाठी, हाय स्पीड मेझानाइन कार्ड (HSMC) स्पेसिफिकेशन मॅन्युअल पहा.
• HSMC कनेक्टरमध्ये एकूण 172 पिन आहेत, ज्यामध्ये 120 सिग्नल पिन, 39 पॉवर पिन आणि 13 ग्राउंड पिन आहेत. ग्राउंड पिन सिग्नल आणि पॉवर पिनच्या दोन पंक्तींमध्ये स्थित आहेत, एक ढाल आणि संदर्भ दोन्ही म्हणून काम करतात. HSMC होस्ट कनेक्टर सॅमटेकच्या हाय-स्पीड, बोर्ड-टू-बोर्ड कनेक्टर्सच्या 0.5 मिमी-पिच QSH/QTH फॅमिलीवर आधारित आहे. या कनेक्टरमध्ये तीन बँका आहेत. QSH-DP/QTH-DP मालिकेत केल्याप्रमाणे बँक 1 मध्ये प्रत्येक तिसरा पिन काढला जातो. बँक 2 आणि बँक 3 मध्ये QSH/QTH मालिकेतील सर्व पिन भरलेले आहेत. सायक्लोन VE FPGA डेव्हलपमेंट बोर्ड हे ट्रान्सीव्हर बोर्ड नसल्यामुळे, HSMC च्या ट्रान्सीव्हर पिन सायक्लोन VE FPGA यंत्राशी जोडलेले नाहीत.

आकृती 2–8 सॅमटेक कनेक्टरच्या तीन बँकांच्या संदर्भात सिग्नलची बँक व्यवस्था दर्शवते.

आकृती 2-8. HSMC सिग्नल आणि बँक डायग्राम

HSMC इंटरफेसमध्ये प्रोग्राम करण्यायोग्य द्वि-दिशात्मक I/O पिन आहेत ज्याचा वापर 2.5-V LVCMOS म्हणून केला जाऊ शकतो, जो 3.3-V LVTTL-सुसंगत आहे. या पिनचा वापर 17 पूर्ण-डुप्लेक्स चॅनेलसह LVDS, mini-LVDS आणि RSDS यांच्या समावेशासह, परंतु इतकेच मर्यादित नाही अशा विविध I/O मानकांप्रमाणे देखील केला जाऊ शकतो.
हाय स्पीड मेझानाईन कार्ड (HSMC) स्पेसिफिकेशन मॅन्युअलमध्ये नमूद केल्याप्रमाणे, LVDS आणि सिंगल-एंडेड I/O मानके जेनेरिक सिंगल-एंडेड पिन-आउट किंवा जेनेरिक डिफरेंशियल पिन-आउट यांच्यानुसार मिसळल्यावरच कार्य करण्याची हमी देतात.

तक्ता 2-21 मध्ये HSMC इंटरफेस पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत.

तक्ता 2-21. HSMC इंटरफेस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (1 पैकी भाग 3)

बोर्ड संदर्भ (J7)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ V E FPGA पिन क्रमांक	I/O मानक	वर्णन
33	HSMC_SDA	AB22	2.5-V CMOS	मॅनेजमेंट सीरियल डेटा
34	HSMC_SCL	AC22	2.5-V CMOS	व्यवस्थापन मालिका घड्याळ
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG घड्याळ सिग्नल
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG मोड निवडा सिग्नल
37	HSMC_JTAG_टीडीओ	—	2.5-V CMOS	JTAG डेटा आउटपुट
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG डेटा इनपुट
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	समर्पित CMOS घड्याळ बाहेर
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	समर्पित CMOS घड्याळ इन
41	HSMC_D0	AH10	2.5-V CMOS	समर्पित CMOS I/O बिट 0
42	HSMC_D1	AJ10	2.5-V CMOS	समर्पित CMOS I/O बिट 1
43	HSMC_D2	Y13	2.5-V CMOS	समर्पित CMOS I/O बिट 2
44	HSMC_D3	AA14	2.5-V CMOS	समर्पित CMOS I/O बिट 3
47	HSMC_TX_D_P0	AK27	LVDS किंवा 2.5-V	LVDS TX बिट 0 किंवा CMOS बिट 4
48	HSMC_RX_D_P0	Y16	LVDS किंवा 2.5-V	LVDS RX बिट 0 किंवा CMOS बिट 5
49	HSMC_TX_D_N0	AK28	LVDS किंवा 2.5-V	LVDS TX बिट 0n किंवा CMOS बिट 6
50	HSMC_RX_D_N0	AA26	LVDS किंवा 2.5-V	LVDS RX बिट 0n किंवा CMOS बिट 7
53	HSMC_TX_D_P1	AJ27	LVDS किंवा 2.5-V	LVDS TX बिट 1 किंवा CMOS बिट 8
54	HSMC_RX_D_P1	Y17	LVDS किंवा 2.5-V	LVDS RX बिट 1 किंवा CMOS बिट 9
55	HSMC_TX_D_N1	AK26	LVDS किंवा 2.5-V	LVDS TX बिट 1n किंवा CMOS बिट 10
56	HSMC_RX_D_N1	Y18	LVDS किंवा 2.5-V	LVDS RX बिट 1n किंवा CMOS बिट 11
59	HSMC_TX_D_P2	AG26	LVDS किंवा 2.5-V	LVDS TX बिट 2 किंवा CMOS बिट 12
60	HSMC_RX_D_P2	AA18	LVDS किंवा 2.5-V	LVDS RX बिट 2 किंवा CMOS बिट 13
61	HSMC_TX_D_N2	AH26	LVDS किंवा 2.5-V	LVDS TX बिट 2n किंवा CMOS बिट 14
62	HSMC_RX_D_N2	AA19	LVDS किंवा 2.5-V	LVDS RX बिट 2n किंवा CMOS बिट 15
65	HSMC_TX_D_P3	AJ25	LVDS किंवा 2.5-V	LVDS TX बिट 3 किंवा CMOS बिट 16
66	HSMC_RX_D_P3	Y20	LVDS किंवा 2.5-V	LVDS RX बिट 3 किंवा CMOS बिट 17
67	HSMC_TX_D_N3	AK25	LVDS किंवा 2.5-V	LVDS TX बिट 3n किंवा CMOS बिट 18
68	HSMC_RX_D_N3	AA20	LVDS किंवा 2.5-V	LVDS RX बिट 3n किंवा CMOS बिट 19
71	HSMC_TX_D_P4	AH24	LVDS किंवा 2.5-V	LVDS TX बिट 4 किंवा CMOS बिट 20

तक्ता 2-21. HSMC इंटरफेस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (2 पैकी भाग 3)

बोर्ड संदर्भ (J7)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ V E FPGA पिन क्रमांक	I/O मानक	वर्णन
72	HSMC_RX_D_P4	AA21	LVDS किंवा 2.5-V	LVDS RX बिट 4 किंवा CMOS बिट 21
73	HSMC_TX_D_N4	AJ24	LVDS किंवा 2.5-V	LVDS TX बिट 4n किंवा CMOS बिट 22
74	HSMC_RX_D_N4	AB21	LVDS किंवा 2.5-V	LVDS RX बिट 4n किंवा CMOS बिट 23
77	HSMC_TX_D_P5	AH21	LVDS किंवा 2.5-V	LVDS TX बिट 5 किंवा CMOS बिट 24
78	HSMC_RX_D_P5	AB19	LVDS किंवा 2.5-V	LVDS RX बिट 5 किंवा CMOS बिट 25
79	HSMC_TX_D_N5	AJ22	LVDS किंवा 2.5-V	LVDS TX बिट 5n किंवा CMOS बिट 26
80	HSMC_RX_D_N5	AC19	LVDS किंवा 2.5-V	LVDS RX बिट 5n किंवा CMOS बिट 27
83	HSMC_TX_D_P6	AJ23	LVDS किंवा 2.5-V	LVDS TX बिट 6 किंवा CMOS बिट 28
84	HSMC_RX_D_P6	AC21	LVDS किंवा 2.5-V	LVDS RX बिट 6 किंवा CMOS बिट 29
85	HSMC_TX_D_N6	AK23	LVDS किंवा 2.5-V	LVDS TX बिट 6n किंवा CMOS बिट 30
86	HSMC_RX_D_N6	AD20	LVDS किंवा 2.5-V	LVDS RX बिट 6n किंवा CMOS बिट 31
89	HSMC_TX_D_P7	AK21	LVDS किंवा 2.5-V	LVDS TX बिट 7 किंवा CMOS बिट 32
90	HSMC_RX_D_P7	AD19	LVDS किंवा 2.5-V	LVDS RX बिट 7 किंवा CMOS बिट 33
91	HSMC_TX_D_N7	AK22	LVDS किंवा 2.5-V	LVDS TX बिट 7n किंवा CMOS बिट 34
92	HSMC_RX_D_N7	AE20	LVDS किंवा 2.5-V	LVDS RX बिट 7n किंवा CMOS बिट 35
95	HSMC_CLK_OUT_P1	AE22	LVDS किंवा 2.5-V	LVDS किंवा CMOS क्लॉक आउट 1 किंवा CMOS बिट 36
96	HSMC_CLK_IN_P1	AB14	LVDS किंवा 2.5-V	LVDS किंवा CMOS घड्याळ 1 किंवा CMOS बिट 37 मध्ये
97	HSMC_CLK_OUT_N1	AF23	LVDS किंवा 2.5-V	LVDS किंवा CMOS क्लॉक आउट 1 किंवा CMOS बिट 38
98	HSMC_CLK_IN_N1	AC14	LVDS किंवा 2.5-V	LVDS किंवा CMOS घड्याळ 1 किंवा CMOS बिट 39 मध्ये
101	HSMC_TX_D_P8	AJ20	LVDS किंवा 2.5-V	LVDS TX बिट 8 किंवा CMOS बिट 40
102	HSMC_RX_D_P8	AF21	LVDS किंवा 2.5-V	LVDS RX बिट 8 किंवा CMOS बिट 41
103	HSMC_TX_D_N8	AK20	LVDS किंवा 2.5-V	LVDS TX बिट 8n किंवा CMOS बिट 42
104	HSMC_RX_D_N8	AG22	LVDS किंवा 2.5-V	LVDS RX बिट 8n किंवा CMOS बिट 43
107	HSMC_TX_D_P9	AJ19	LVDS किंवा 2.5-V	LVDS TX बिट 9 किंवा CMOS बिट 44
108	HSMC_RX_D_P9	AF20	LVDS किंवा 2.5-V	LVDS RX बिट 9 किंवा CMOS बिट 45
109	HSMC_TX_D_N9	AK18	LVDS किंवा 2.5-V	LVDS TX बिट 9n किंवा CMOS बिट 46
110	HSMC_RX_D_N9	AG21	LVDS किंवा 2.5-V	LVDS RX बिट 9n किंवा CMOS बिट 47
113	HSMC_TX_D_P10	AJ17	LVDS किंवा 2.5-V	LVDS TX बिट 10 किंवा CMOS बिट 48
114	HSMC_RX_D_P10	AF18	LVDS किंवा 2.5-V	LVDS RX बिट 10 किंवा CMOS बिट 49
115	HSMC_TX_D_N10	AJ18	LVDS किंवा 2.5-V	LVDS TX बिट 10n किंवा CMOS बिट 50
116	HSMC_RX_D_N10	AF19	LVDS किंवा 2.5-V	LVDS RX बिट 10n किंवा CMOS बिट 51
119	HSMC_TX_D_P11	AK25	LVDS किंवा 2.5-V	LVDS TX बिट 11 किंवा CMOS बिट 52
120	HSMC_RX_D_P11	AG18	LVDS किंवा 2.5-V	LVDS RX बिट 11 किंवा CMOS बिट 53
121	HSMC_TX_D_N11	AG24	LVDS किंवा 2.5-V	LVDS TX बिट 11n किंवा CMOS बिट 54
122	HSMC_RX_D_N11	AG19	LVDS किंवा 2.5-V	LVDS RX बिट 11n किंवा CMOS बिट 55
125	HSMC_TX_D_P12	AH19	LVDS किंवा 2.5-V	LVDS TX बिट 12 किंवा CMOS बिट 56
126	HSMC_RX_D_P12	AK16	LVDS किंवा 2.5-V	LVDS RX बिट 12 किंवा CMOS बिट 57
127	HSMC_TX_D_N12	AH20	LVDS किंवा 2.5-V	LVDS TX बिट 12n किंवा CMOS बिट 58

तक्ता 2-21. HSMC इंटरफेस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (3 पैकी भाग 3)

बोर्ड संदर्भ (J7)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ V E FPGA पिन क्रमांक	I/O मानक	वर्णन
128	HSMC_RX_D_N12	AK17	LVDS किंवा 2.5-V	LVDS RX बिट 12n किंवा CMOS बिट 59
131	HSMC_TX_D_P13	AG17	LVDS किंवा 2.5-V	LVDS TX बिट 13 किंवा CMOS बिट 60
132	HSMC_RX_D_P13	AF16	LVDS किंवा 2.5-V	LVDS RX बिट 13 किंवा CMOS बिट 61
133	HSMC_TX_D_N13	AH17	LVDS किंवा 2.5-V	LVDS TX बिट 13n किंवा CMOS बिट 62
134	HSMC_RX_D_N13	AG16	LVDS किंवा 2.5-V	LVDS RX बिट 13n किंवा CMOS बिट 63
137	HSMC_TX_D_P14	AJ15	LVDS किंवा 2.5-V	LVDS TX बिट 14 किंवा CMOS बिट 64
138	HSMC_RX_D_P14	AE16	LVDS किंवा 2.5-V	LVDS RX बिट 14 किंवा CMOS बिट 65
139	HSMC_TX_D_N14	AK15	LVDS किंवा 2.5-V	LVDS TX बिट 14n किंवा CMOS बिट 66
140	HSMC_RX_D_N14	AF15	LVDS किंवा 2.5-V	LVDS RX बिट 14n किंवा CMOS बिट 67
143	HSMC_TX_D_P15	AH14	LVDS किंवा 2.5-V	LVDS TX बिट 15 किंवा CMOS बिट 68
144	HSMC_RX_D_P15	AD17	LVDS किंवा 2.5-V	LVDS RX बिट 15 किंवा CMOS बिट 69
145	HSMC_TX_D_N15	AH15	LVDS किंवा 2.5-V	LVDS TX बिट 15n किंवा CMOS बिट 70
146	HSMC_RX_D_N15	AE17	LVDS किंवा 2.5-V	LVDS RX बिट 15n किंवा CMOS बिट 71
149	HSMC_TX_D_P16	AE15	LVDS किंवा 2.5-V	LVDS TX बिट 16 किंवा CMOS बिट 72
150	HSMC_RX_D_P16	AD18	LVDS किंवा 2.5-V	LVDS RX बिट 16 किंवा CMOS बिट 73
151	HSMC_TX_D_N16	AF14	LVDS किंवा 2.5-V	LVDS TX बिट 16n किंवा CMOS बिट 74
152	HSMC_RX_D_N16	AE18	LVDS किंवा 2.5-V	LVDS RX बिट 16n किंवा CMOS बिट 75
155	HSMC_CLK_OUT_P2	AG23	LVDS किंवा 2.5-V	LVDS किंवा CMOS क्लॉक आउट 2 किंवा CMOS बिट 76
156	HSMC_CLK_IN_P2	Y15	LVDS किंवा 2.5-V	LVDS किंवा CMOS घड्याळ 2 किंवा CMOS बिट 77 मध्ये
157	HSMC_CLK_OUT_N2	AH22	LVDS किंवा 2.5-V	LVDS किंवा CMOS क्लॉक आउट 2 किंवा CMOS बिट 78
158	HSMC_CLK_IN_N2	AA15	LVDS किंवा 2.5-V	LVDS किंवा CMOS घड्याळ 2 किंवा CMOS बिट 79 मध्ये
160	HSMC_PRSNTn	AK5	2.5-V CMOS	HSMC पोर्ट उपस्थिती ओळखा

RS-232 सिरीयल UART
सपोर्टिंग RS-9 ट्रान्सीव्हरसह एक महिला कोन असलेला DSUB 232-पिन कनेक्टर या बोर्डवर मानक RS-232 सीरियल UART चॅनेल लागू करण्यासाठी समर्थन प्रदान करतो. कनेक्टरमध्ये डेटा टर्मिनल उपकरणासारखेच पिनआउट आहेत आणि त्यासाठी फक्त एक मानक केबल आवश्यक आहे (पीसी इंटरफेससाठी शून्य मोडेम आवश्यक नाही). LVTTL आणि RS-232 स्तरांमध्ये भाषांतर करण्यासाठी समर्पित लेव्हल-शिफ्टिंग बफर वापरला जातो. बोर्ड संदर्भ D23 आणि D24 हे अनुक्रमांक UART LEDs आहेत जे RX आणि TX क्रियाकलाप सूचित करण्यासाठी प्रकाशित करतात.

तक्ता 2–24 मध्ये RS-232 सीरियल UART पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत.

सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा.

तक्ता 2-22. RS-232 सीरियल UART योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U20)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
14	UART_TXD	AB9	एक्सएनयूएमएक्स-व्ही	डेटा प्रसारित करा
15	UART_RTS	AH6	एक्सएनयूएमएक्स-व्ही	पाठवण्याची विनंती

तक्ता 2-22. RS-232 सीरियल UART योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U20)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
16	UART_RXD	AG6	एक्सएनयूएमएक्स-व्ही	डेटा प्राप्त करा
13	UART_CTS	AF8	एक्सएनयूएमएक्स-व्ही	पाठवणे साफ आहे

USB-UART
डेव्हलपमेंट बोर्ड सिलिकॉन लॅब्स CP2104 USB-टू-UART ब्रिज वापरून USB कनेक्टरद्वारे UART इंटरफेसला समर्थन देते. CP2104 सह होस्ट संप्रेषण सुलभ करण्यासाठी, तुम्हाला USB-to-UART ब्रिज वर्च्युअल COM पोर्ट (VCP) ड्रायव्हर्स वापरणे आवश्यक आहे.

VCP ड्रायव्हर्स येथे उपलब्ध आहेत: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

तक्ता 2–23 मध्ये USB-UART पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत. सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा

तक्ता 2-23. USB-UART योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U20)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
1	USB_UART_RI	AD12	एक्सएनयूएमएक्स-व्ही	रिंग इंडिकेटर कंट्रोल इनपुट (सक्रिय कमी)
24	USB_UART_DCD	AD13	एक्सएनयूएमएक्स-व्ही	डेटा वाहक नियंत्रण इनपुट शोधतो (सक्रिय कमी)
22	USB_UART_DSR	V12	एक्सएनयूएमएक्स-व्ही	डेटा सेट तयार नियंत्रण इनपुट (सक्रिय कमी)
21	USB_UART_RXD	AF10	एक्सएनयूएमएक्स-व्ही	असिंक्रोनस डेटा इनपुट (UART प्राप्त)
19	USB_UART_RTS	AE12	एक्सएनयूएमएक्स-व्ही	नियंत्रण आउटपुट पाठविण्यासाठी तयार (सक्रिय कमी)
12	USB_UART_GPIO2	AE13	एक्सएनयूएमएक्स-व्ही	वापरकर्ता-कॉन्फिगर करण्यायोग्य इनपुट किंवा आउटपुट.
23	USB_UART_DTR	AE10	एक्सएनयूएमएक्स-व्ही	डेटा टर्मिनल तयार नियंत्रण आउटपुट (सक्रिय कमी)
20	USB_UART_TXD	W12	एक्सएनयूएमएक्स-व्ही	असिंक्रोनस डेटा आउटपुट (UART ट्रान्समिट)
18	USB_UART_CTS	AJ1	एक्सएनयूएमएक्स-व्ही	नियंत्रण इनपुट पाठविण्यासाठी साफ करा (सक्रिय कमी)
15	USB_UART_SUSPENDn	—	एक्सएनयूएमएक्स-व्ही	CP2104 USB सस्पेंड स्थितीत असताना पिन लॉजिक कमी असतो.
17	USB_UART_SUSPEND	—	एक्सएनयूएमएक्स-व्ही	CP2104 USB सस्पेंड स्थितीत असताना पिनचा तर्क जास्त असतो.
9	USB_UART_RSTn	—	एक्सएनयूएमएक्स-व्ही	डिव्हाइस रीसेट

स्मृती
हा विभाग विकास मंडळाच्या मेमरी इंटरफेस समर्थनाचे वर्णन करतो आणि चक्रीवादळ VE FPGA शी संबंधित त्यांची सिग्नल नावे, प्रकार आणि कनेक्टिव्हिटी देखील देतो. विकास मंडळात खालील मेमरी इंटरफेस आहेत:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• सिंक्रोनस SRAM
• सिंक्रोनस फ्लॅश

मेमरी इंटरफेसबद्दल अधिक माहितीसाठी, खालील कागदपत्रे पहा:

• बाह्य मेमरी इंटरफेस हँडबुकमधील वेळेचे विश्लेषण विभाग.
• बाह्य मेमरी इंटरफेस हँडबुकमधील DDR, DDR2, आणि DDR3 SDRAM डिझाइन ट्यूटोरियल विभाग.

DDR3 SDRAM

• डेव्हलपमेंट बोर्ड दोन 16Mx16x8 आणि दोन 16Mx8x8 DDR3 SDRAM इंटरफेसला अतिशय हाय-स्पीड अनुक्रमिक मेमरी ऍक्सेससाठी सपोर्ट करतो.
• 32-बिट डेटा बसमध्ये सॉफ्ट मेमरी कंट्रोलर (SMC) इंटरफेस वापरून दोन x16 उपकरणांचा समावेश आहे. SMC सह, हा मेमरी इंटरफेस 300 Gbps पेक्षा जास्त सैद्धांतिक बँडविड्थसाठी 9.6 MHz च्या लक्ष्य वारंवारतावर चालतो. या DDR3 उपकरणाची कमाल वारंवारता 800 च्या CAS विलंबासह 11 MHz आहे.
• तक्ता 2-24 मध्ये DDR3 पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत. सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा.

तक्ता 2-24. DDR3 डिव्हाइस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (1 पैकी भाग 4)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL वर्ग I	बसचा पत्ता
P7	DDR3_A1	G23	1.5-V SSTL वर्ग I	बसचा पत्ता
P3	DDR3_A2	E21	1.5-V SSTL वर्ग I	बसचा पत्ता
N2	DDR3_A3	E22	1.5-V SSTL वर्ग I	बसचा पत्ता
P8	DDR3_A4	A20	1.5-V SSTL वर्ग I	बसचा पत्ता
P2	DDR3_A5	A26	1.5-V SSTL वर्ग I	बसचा पत्ता
R8	DDR3_A6	A15	1.5-V SSTL वर्ग I	बसचा पत्ता
R2	DDR3_A7	B26	1.5-V SSTL वर्ग I	बसचा पत्ता
T8	DDR3_A8	H17	1.5-V SSTL वर्ग I	बसचा पत्ता
R3	DDR3_A9	D14	1.5-V SSTL वर्ग I	बसचा पत्ता
L7	DDR3_A10	E23	1.5-V SSTL वर्ग I	बसचा पत्ता

तक्ता 2-24. DDR3 डिव्हाइस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (2 पैकी भाग 4)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
R7	DDR3_A11	E20	1.5-V SSTL वर्ग I	बसचा पत्ता
N7	DDR3_A12	C25	1.5-V SSTL वर्ग I	बसचा पत्ता
T3	DDR3_A13	B13	1.5-V SSTL वर्ग I	बसचा पत्ता
M2	DDR3_BA0	J18	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
N8	DDR3_BA1	F20	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
M3	DDR3_BA2	D19	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
K3	DDR3_CASN	L20	1.5-V SSTL वर्ग I	पंक्ती पत्ता निवडा
K9	DDR3_CKE	C11	1.5-V SSTL वर्ग I	स्तंभ पत्ता निवडा
J7	DDR3_CLK_P	J20	विभेदक 1.5-V SSTL वर्ग I	विभेदक आउटपुट घड्याळ
K7	DDR3_CLK_N	H20	विभेदक 1.5-V SSTL वर्ग I	विभेदक आउटपुट घड्याळ
L2	DDR3_CSN	G17	1.5-V SSTL वर्ग I	चिप निवडा
E7	DDR3_DM0	D23	1.5-V SSTL वर्ग I	मास्क बाइट लेन लिहा
D3	DDR3_DM1	D18	1.5-V SSTL वर्ग I	मास्क बाइट लेन लिहा
E3	DDR3_DQ0	A25	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
H8	DDR3_DQ1	D22	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
F7	DDR3_DQ2	C21	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
H7	DDR3_DQ3	C19	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
F2	DDR3_DQ4	C20	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
G2	DDR3_DQ5	C22	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
F8	DDR3_DQ6	D25	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
H3	DDR3_DQ7	D20	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 0
A7	DDR3_DQ8	B24	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
C3	DDR3_DQ9	A21	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
A3	DDR3_DQ10	B21	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
D7	DDR3_DQ11	F19	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
A2	DDR3_DQ12	C24	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
C2	DDR3_DQ13	B23	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
B8	DDR3_DQ14	E18	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
C8	DDR3_DQ15	A23	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 1
F3	DDR3_DQS_P0	K20	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब पी बाइट लेन 0
G3	DDR3_DQS_N0	J19	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब एन बाइट लेन 0
C7	DDR3_DQS_P1	L18	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब पी बाइट लेन 1
B7	DDR3_DQS_N1	K18	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब एन बाइट लेन 1
K1	DDR3_ODT	H19	1.5-V SSTL वर्ग I	ऑन-डाय टर्मिनेशन सक्षम करा

तक्ता 2-24. DDR3 डिव्हाइस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (3 पैकी भाग 4)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
J3	DDR3_RASN	A24	1.5-V SSTL वर्ग I	पंक्ती पत्ता निवडा
T2	DDR3_RESETN	L19	1.5-V SSTL वर्ग I	रीसेट करा
L3	DDR3_WEN	B22	1.5-V SSTL वर्ग I	सक्षम करा लिहा
L8	DDR3_ZQ01	—	1.5-V SSTL वर्ग I	ZQ प्रतिबाधा कॅलिब्रेशन
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL वर्ग I	बसचा पत्ता
P7	DDR3_A1	G23	1.5-V SSTL वर्ग I	बसचा पत्ता
P3	DDR3_A2	E21	1.5-V SSTL वर्ग I	बसचा पत्ता
N2	DDR3_A3	E22	1.5-V SSTL वर्ग I	बसचा पत्ता
P8	DDR3_A4	A20	1.5-V SSTL वर्ग I	बसचा पत्ता
P2	DDR3_A5	A26	1.5-V SSTL वर्ग I	बसचा पत्ता
R8	DDR3_A6	A15	1.5-V SSTL वर्ग I	बसचा पत्ता
R2	DDR3_A7	B26	1.5-V SSTL वर्ग I	बसचा पत्ता
T8	DDR3_A8	H17	1.5-V SSTL वर्ग I	बसचा पत्ता
R3	DDR3_A9	D14	1.5-V SSTL वर्ग I	बसचा पत्ता
L7	DDR3_A10	E23	1.5-V SSTL वर्ग I	बसचा पत्ता
R7	DDR3_A11	E20	1.5-V SSTL वर्ग I	बसचा पत्ता
N7	DDR3_A12	C25	1.5-V SSTL वर्ग I	बसचा पत्ता
T3	DDR3_A13	B13	1.5-V SSTL वर्ग I	बसचा पत्ता
M2	DDR3_BA0	J18	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
N8	DDR3_BA1	F20	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
M3	DDR3_BA2	D19	1.5-V SSTL वर्ग I	बँकेचा पत्ता बस
K3	DDR3_CASN	L20	1.5-V SSTL वर्ग I	पंक्ती पत्ता निवडा
K9	DDR3_CKE	AK18	1.5-V SSTL वर्ग I	स्तंभ पत्ता निवडा
K7	DDR3_CLK_P	J20	1.5-V SSTL वर्ग I	विभेदक आउटपुट घड्याळ
J7	DDR3_CLK_N	H20	1.5-V SSTL वर्ग I	विभेदक आउटपुट घड्याळ
L2	DDR3_CSN	G17	1.5-V SSTL वर्ग I	चिप निवडा
E7	DDR3_DM2	A19	1.5-V SSTL वर्ग I	मास्क बाइट लेन लिहा
D3	DDR3_DM3	B14	1.5-V SSTL वर्ग I	मास्क बाइट लेन लिहा
F2	DDR3_DQ16	G18	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
F8	DDR3_DQ17	B18	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
E3	DDR3_DQ18	A18	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
F7	DDR3_DQ19	F18	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
H3	DDR3_DQ20	C14	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
G2	DDR3_DQ21	C17	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
H7	DDR3_DQ22	B17	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
H8	DDR3_DQ23	B19	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 2
A2	DDR3_DQ24	C15	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3

तक्ता 2-24. DDR3 डिव्हाइस पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (4 पैकी भाग 4)

बोर्ड संदर्भ	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
C2	DDR3_DQ25	D17	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
D7	DDR3_DQ26	C12	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
A7	DDR3_DQ27	E17	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
A3	DDR3_DQ28	C16	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
C3	DDR3_DQ29	A14	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
B8	DDR3_DQ30	D12	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
C8	DDR3_DQ31	A13	1.5-V SSTL वर्ग I	डेटा बस बाइट लेन 3
F3	DDR3_DQS_P2	K16	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब पी बाइट लेन 2
G3	DDR3_DQS_N2	L16	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब एन बाइट लेन 2
C7	DDR3_DQS_P3	K17	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब पी बाइट लेन 3
B7	DDR3_DQS_N3	J17	विभेदक 1.5-V SSTL वर्ग I	डेटा स्ट्रोब एन बाइट लेन 3
K1	DDR3_ODT	H19	1.5-V SSTL वर्ग I	ऑन-डाय टर्मिनेशन सक्षम करा
J3	DDR3_RASN	A24	1.5-V SSTL वर्ग I	पंक्ती पत्ता निवडा
T2	DDR3_RESETN	L19	1.5-V SSTL वर्ग I	रीसेट करा
L3	DDR3_WEN	B22	1.5-V SSTL वर्ग I	सक्षम करा लिहा
L8	DDR3_ZQ2	—	1.5-V SSTL वर्ग I	ZQ प्रतिबाधा कॅलिब्रेशन

LPDDR2 SDRAM
LPDDR2 हे मोबाइल लो-पॉवर DDR2 SDRAM डिव्हाइस आहे जे 1.2 V वर कार्य करते. हा इंटरफेस FPGA डिव्हाइसच्या वरच्या काठावर असलेल्या क्षैतिज I/O बँकांशी जोडतो.
डिव्हाइसची गती 300 मेगाहर्ट्झ आहे. बोर्डवरील LPDDR16 SDRAM हे x2 डिव्हाइस असले तरीही फक्त x32 कॉन्फिगरेशन वापरले जाते.
तक्ता 2–25 मध्ये LPDDR2 SDRAM पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत.
सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा.

तक्ता 2-25. LPDDR2 SDRAM योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U9)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	बसचा पत्ता
AB6	LPDDR2_CA1	T30	1.2-V HSUL	बसचा पत्ता
AC7	LPDDR2_CA2	W29	1.2-V HSUL	बसचा पत्ता
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	बसचा पत्ता
AB9	LPDDR2_CA4	W30	1.2-V HSUL	बसचा पत्ता
W1	LPDDR2_CA5	U29	1.2-V HSUL	बसचा पत्ता
V2	LPDDR2_CA6	AC30	1.2-V HSUL	बसचा पत्ता
U1	LPDDR2_CA7	R30	1.2-V HSUL	बसचा पत्ता

तक्ता 2-25. LPDDR2 SDRAM योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U9)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
T2	LPDDR2_CA8	T28	1.2-V HSUL	बसचा पत्ता
T1	LPDDR2_CA9	T25	1.2-V HSUL	बसचा पत्ता
Y2	LPDDR2_CK	V21	विभेदक 1.2-V HSUL	विभेदक आउटपुट घड्याळ P
Y1	LPDDR2_CKN	V22	विभेदक 1.2-V HSUL	विभेदक आउटपुट घड्याळ N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	घड्याळ सक्षम
AB3	LPDDR2_CSN	R26	1.2-V HSUL	चिप निवडा
N23	LPDDR2_DM0	AG29	1.2-V HSUL	डेटा मास्क
L23	LPDDR2_DM1	AB27	1.2-V HSUL	डेटा मास्क
AB20	LPDDR2_DM2	—	1.2-V HSUL	डेटा मास्क
B20	LPDDR2_DM3	—	1.2-V HSUL	डेटा मास्क
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	डेटा बस बाइट लेन 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	डेटा बस बाइट लेन 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	डेटा बस बाइट लेन 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	डेटा बस बाइट लेन 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	डेटा बस बाइट लेन 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	डेटा बस बाइट लेन 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	डेटा बस बाइट लेन 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	डेटा बस बाइट लेन 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	डेटा बस बाइट लेन 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	डेटा बस बाइट लेन 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	डेटा बस बाइट लेन 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	डेटा बस बाइट लेन 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	डेटा बस बाइट लेन 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	डेटा बस बाइट लेन 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	डेटा बस बाइट लेन 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	डेटा बस बाइट लेन 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	डेटा बस बाइट लेन 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	डेटा बस बाइट लेन 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	डेटा बस बाइट लेन 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	डेटा बस बाइट लेन 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	डेटा बस बाइट लेन 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	डेटा बस बाइट लेन 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	डेटा बस बाइट लेन 3

तक्ता 2-25. LPDDR2 SDRAM योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U9)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
A14	LPDDR2_DQ29	—	1.2-V HSUL	डेटा बस बाइट लेन 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	डेटा बस बाइट लेन 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	डेटा बस बाइट लेन 3
R23	LPDDR2_DQS0	V26	विभेदक 1.2-V HSUL	डेटा स्ट्रोब पी बाइट लेन 0
P22	LPDDR2_DQSN0	U26	विभेदक 1.2-V HSUL	डेटा स्ट्रोब एन बाइट लेन 0
J22	LPDDR2_DQS1	U27	विभेदक 1.2-V HSUL	डेटा स्ट्रोब पी बाइट लेन 1
K23	LPDDR2_DQSN1	U28	विभेदक 1.2-V HSUL	डेटा स्ट्रोब एन बाइट लेन 1
AB18	LPDDR2_DQS2	—	विभेदक 1.2-V HSUL	डेटा स्ट्रोब पी बाइट लेन 2
AC19	LPDDR2_DQSN2	—	विभेदक 1.2-V HSUL	डेटा स्ट्रोब एन बाइट लेन 2
B18	LPDDR2_DQS3	—	विभेदक 1.2-V HSUL	डेटा स्ट्रोब पी बाइट लेन 3
A19	LPDDR2_DQSN4	—	विभेदक 1.2-V HSUL	डेटा स्ट्रोब एन बाइट लेन 3
P1	LPDDR2_ZQ	—	एक्सएनयूएमएक्स-व्ही	ZQ प्रतिबाधा कॅलिब्रेशन

EEPROM
या बोर्डमध्ये 64-Kb EEPROM डिव्हाइस समाविष्ट आहे. या उपकरणात 2-वायर सिरीयल इंटरफेस बस I2C आहे.
तक्ता 2-26 मध्ये EEPROM पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत. सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा.

तक्ता 2-26. EEPROM योजनाबद्ध सिग्नल नावे आणि कार्ये

बोर्ड संदर्भ (U12)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
1	EEPROM_A0	—	एक्सएनयूएमएक्स-व्ही	चिप पत्ता
2	EEPROM_A1	—	एक्सएनयूएमएक्स-व्ही	चिप पत्ता
3	EEPROM_A2	—	एक्सएनयूएमएक्स-व्ही	चिप पत्ता
5	EEPROM_SDA	AH7	एक्सएनयूएमएक्स-व्ही	अनुक्रमांक पत्ता किंवा डेटा
6	EEPROM_SCL	AG7	एक्सएनयूएमएक्स-व्ही	अनुक्रमांक घड्याळ
7	EEPROM_WP	—	एक्सएनयूएमएक्स-व्ही	संरक्षण इनपुट लिहा

सिंक्रोनस SRAM
डेव्हलपमेंट बोर्ड कमी विलंब यादृच्छिक प्रवेश क्षमतेसह सूचना आणि डेटा स्टोरेजसाठी 18-Mb मानक सिंक्रोनस SRAM चे समर्थन करते. डिव्हाइसमध्ये 1024K x 18-बिट इंटरफेस आहे. हे उपकरण सामायिक केलेल्या FSM बसचा भाग आहे जे फ्लॅश मेमरी, SRAM आणि MAX V CPLD 5M2210 सिस्टम कंट्रोलरला जोडते. डिव्हाइसची गती 250 MHz सिंगल-डेटा-रेट आहे. या उपकरणासाठी किमान वेग नाही. या इंटरफेसची सैद्धांतिक बँडविड्थ सतत स्फोटांसाठी 4 Gbps आहे. कोणत्याही पत्त्यासाठी रीड लेटन्सी दोन घड्याळे असते तर लिहिण्याची विलंबता एक घड्याळ असते.

तक्ता 2-27 मध्ये SSRAM पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध आहेत.

तक्ता 2-27. SSRAM पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (1 पैकी भाग 2)

बोर्ड संदर्भ (U11)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
86	SRAM_OEN	E7	एक्सएनयूएमएक्स-व्ही	आउटपुट सक्षम करा
87	SRAM_WEN	D6	एक्सएनयूएमएक्स-व्ही	सक्षम करा लिहा
37	FSM_A1	B11	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
36	FSM_A2	A11	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
44	FSM_A3	D9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
42	FSM_A4	C10	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
34	FSM_A5	A10	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
47	FSM_A6	A9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
43	FSM_A7	C9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
46	FSM_A8	B8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
45	FSM_A9	B7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
35	FSM_A10	A8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
32	FSM_A11	B6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
33	FSM_A12	A6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
50	FSM_A13	C7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
48	FSM_A14	C6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
100	FSM_A15	F13	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
99	FSM_A16	E13	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
82	FSM_A17	A5	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
80	FSM_A18	A4	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
49	FSM_A19	J7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
81	FSM_A20	H7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
39	FSM_A21	J9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
58	FSM_D0	F16	एक्सएनयूएमएक्स-व्ही	डेटा बस
59	FSM_D1	E16	एक्सएनयूएमएक्स-व्ही	डेटा बस
62	FSM_D2	M9	एक्सएनयूएमएक्स-व्ही	डेटा बस
63	FSM_D3	M8	एक्सएनयूएमएक्स-व्ही	डेटा बस
68	FSM_D4	F15	एक्सएनयूएमएक्स-व्ही	डेटा बस
69	FSM_D5	E15	एक्सएनयूएमएक्स-व्ही	डेटा बस

तक्ता 2-27. SSRAM पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (2 पैकी भाग 2)

बोर्ड संदर्भ (U11)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
72	FSM_D6	E12	एक्सएनयूएमएक्स-व्ही	डेटा बस
73	FSM_D7	D13	एक्सएनयूएमएक्स-व्ही	डेटा बस
23	FSM_D8	J15	एक्सएनयूएमएक्स-व्ही	डेटा बस
22	FSM_D9	H15	एक्सएनयूएमएक्स-व्ही	डेटा बस
19	FSM_D10	E11	एक्सएनयूएमएक्स-व्ही	डेटा बस
18	FSM_D11	D10	एक्सएनयूएमएक्स-व्ही	डेटा बस
12	FSM_D12	L10	एक्सएनयूएमएक्स-व्ही	डेटा बस
13	FSM_D13	L9	एक्सएनयूएमएक्स-व्ही	डेटा बस
8	FSM_D14	G14	एक्सएनयूएमएक्स-व्ही	डेटा बस
9	FSM_D15	F14	एक्सएनयूएमएक्स-व्ही	डेटा बस
85	SRAM_ADSCN	E6	एक्सएनयूएमएक्स-व्ही	पत्ता स्थिती नियंत्रक
84	SRAM_ADSPN	J10	एक्सएनयूएमएक्स-व्ही	पत्ता स्थिती प्रोसेसर
83	SRAM_ADVN	G6	एक्सएनयूएमएक्स-व्ही	पत्ता वैध
93	SRAM_BWAN	A3	एक्सएनयूएमएक्स-व्ही	बाइट लिहा निवडा
94	SRAM_BWBN	A2	एक्सएनयूएमएक्स-व्ही	बाइट लिहा निवडा
97	SRAM_CE2	—	एक्सएनयूएमएक्स-व्ही	चिप सक्षम 2
92	SRAM_CE3N	—	एक्सएनयूएमएक्स-व्ही	चिप सक्षम 3
98	SRAM_CEN	D7	एक्सएनयूएमएक्स-व्ही	चिप सक्षम 1
89	SRAM_CLK	K10	एक्सएनयूएमएक्स-व्ही	घड्याळ
88	SRAM_GWN	—	एक्सएनयूएमएक्स-व्ही	जागतिक लेखन सक्षम करा
31	SRAM_MODE	—	एक्सएनयूएमएक्स-व्ही	बर्स्ट अनुक्रम निवड
64	SRAM_ZZ	—	एक्सएनयूएमएक्स-व्ही	पॉवर स्लीप मोड

फ्लॅश
डेव्हलपमेंट बोर्ड FPGA कॉन्फिगरेशन डेटा, बोर्ड माहिती, चाचणी अनुप्रयोग डेटा आणि वापरकर्ता कोड स्पेसच्या नॉन-व्होलॅटाइल स्टोरेजसाठी 512-Mb CFI-सुसंगत सिंक्रोनस फ्लॅश डिव्हाइसचे समर्थन करते. हे उपकरण सामायिक केलेल्या FSM बसचा भाग आहे जे फ्लॅश मेमरी, SSRAM आणि MAX V CPLD 5M2210 सिस्टम कंट्रोलरला जोडते. हा 16-बिट डेटा मेमरी इंटरफेस 52 एमबीपीएस प्रति उपकरणाच्या थ्रूपुटसाठी 832 मेगाहर्ट्झ पर्यंत बर्स्ट रीड ऑपरेशन्स टिकवून ठेवू शकतो. एका शब्दाच्या बफरसाठी लेखन कार्यप्रदर्शन 270 μs आहे तर 800 K ॲरे ब्लॉकसाठी मिटवण्याची वेळ 128 ms आहे. तक्ता 2-28 फ्लॅश पिन असाइनमेंट, सिग्नलची नावे आणि कार्ये सूचीबद्ध करते. सिग्नलची नावे आणि प्रकार चक्रीवादळ VE FPGA च्या सापेक्ष आहेत I/O सेटिंग आणि दिशा.

तक्ता 2-28. फ्लॅश पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (भाग 1 पैकी 3)

बोर्ड संदर्भ (U10)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
F6	FLASH_ADVN	H12	एक्सएनयूएमएक्स-व्ही	पत्ता वैध
B4	FLASH_CEN	H14	एक्सएनयूएमएक्स-व्ही	चिप सक्षम करा

तक्ता 2-28. फ्लॅश पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (भाग 2 पैकी 3)

बोर्ड संदर्भ (U10)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
E6	FLASH_CLK	N12	एक्सएनयूएमएक्स-व्ही	घड्याळ
F8	FLASH_OEN	L11	एक्सएनयूएमएक्स-व्ही	आउटपुट सक्षम करा
F7	FLASH_RDYBSYN	J12	एक्सएनयूएमएक्स-व्ही	तयार
D4	FLASH_RESETN	K11	एक्सएनयूएमएक्स-व्ही	रीसेट करा
G8	FLASH_WEN	P12	एक्सएनयूएमएक्स-व्ही	सक्षम करा लिहा
C6	FLASH_WPN	—	एक्सएनयूएमएक्स-व्ही	लिहा संरक्षण
A1	FSM_A1	B11	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B1	FSM_A2	A11	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C1	FSM_A3	D9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
D1	FSM_A4	C10	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
D2	FSM_A5	A10	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
A2	FSM_A6	A9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C2	FSM_A7	C9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
A3	FSM_A8	B8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B3	FSM_A9	B7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C3	FSM_A10	A8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
D3	FSM_A11	B6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C4	FSM_A12	A6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
A5	FSM_A13	C7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B5	FSM_A14	C6	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C5	FSM_A15	F13	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
D7	FSM_A16	E13	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
D8	FSM_A17	A5	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
A7	FSM_A18	A4	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B7	FSM_A19	J7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C7	FSM_A20	H7	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
C8	FSM_A21	J9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
A8	FSM_A22	H9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
G1	FSM_A23	G9	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
H8	FSM_A24	F8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B6	FSM_A25	E8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
B8	FSM_A26	D8	एक्सएनयूएमएक्स-व्ही	बसचा पत्ता
F2	FSM_D0	F16	एक्सएनयूएमएक्स-व्ही	डेटा बस
E2	FSM_D1	E16	एक्सएनयूएमएक्स-व्ही	डेटा बस
G3	FSM_D2	M9	एक्सएनयूएमएक्स-व्ही	डेटा बस
E4	FSM_D3	M8	एक्सएनयूएमएक्स-व्ही	डेटा बस
E5	FSM_D4	F15	एक्सएनयूएमएक्स-व्ही	डेटा बस
G5	FSM_D5	E15	एक्सएनयूएमएक्स-व्ही	डेटा बस
G6	FSM_D6	E12	एक्सएनयूएमएक्स-व्ही	डेटा बस

तक्ता 2-28. फ्लॅश पिन असाइनमेंट, योजनाबद्ध सिग्नल नावे आणि कार्ये (भाग 3 पैकी 3)

बोर्ड संदर्भ (U10)	योजनाबद्ध सिग्नल नाव	चक्रीवादळ VE FPGA पिन क्रमांक	I/O मानक	वर्णन
H7	FSM_D7	D13	एक्सएनयूएमएक्स-व्ही	डेटा बस
E1	FSM_D8	J15	एक्सएनयूएमएक्स-व्ही	डेटा बस
E3	FSM_D9	H15	एक्सएनयूएमएक्स-व्ही	डेटा बस
F3	FSM_D10	E11	एक्सएनयूएमएक्स-व्ही	डेटा बस
F4	FSM_D11	D10	एक्सएनयूएमएक्स-व्ही	डेटा बस
F5	FSM_D12	L10	एक्सएनयूएमएक्स-व्ही	डेटा बस
H5	FSM_D13	L9	एक्सएनयूएमएक्स-व्ही	डेटा बस
G7	FSM_D14	G14	एक्सएनयूएमएक्स-व्ही	डेटा बस
E7	FSM_D15	F14	एक्सएनयूएमएक्स-व्ही	डेटा बस

वीज पुरवठा
तुम्ही लॅपटॉप-शैलीतील DC पॉवर इनपुटवरून डेव्हलपमेंट बोर्ड पॉवर अप करू शकता. इनपुट व्हॉल्यूमtage 14 V ते 20 V च्या श्रेणीत, 4.3 A चा प्रवाह आणि जास्तीत जास्त वॅट असणे आवश्यक आहेtage of 65 W. The DC voltage नंतर बोर्ड घटकांद्वारे वापरल्या जाणाऱ्या विविध पॉवर रेलमध्ये खाली उतरवले जाते आणि HSMC कनेक्टरमध्ये स्थापित केले जाते. ऑन-बोर्ड मल्टी-चॅनल ॲनालॉग-टू-डिजिटल कनवर्टर (ADC) अनेक विशिष्ट बोर्ड रेलसाठी विद्युत प्रवाह मोजतो.

उर्जा वितरण प्रणाली
आकृती 2-9 विकास मंडळावर वीज वितरण प्रणाली दर्शविते. रेग्युलेटर अकार्यक्षमता आणि सामायिकरण दर्शविलेल्या प्रवाहांमध्ये प्रतिबिंबित होतात, जे पुराणमतवादी परिपूर्ण कमाल पातळी आहेत.

आकृती 2-9. वीज वितरण प्रणाली

पॉवर मापन
24-बिट डिफरेंशियल एडीसी उपकरणांचा वापर करून ऑन-बोर्ड करंट सेन्स क्षमता असलेल्या आठ पॉवर सप्लाय रेल आहेत. प्रिसिजन सेन्स रेझिस्टर्स एडीसी डिव्हाइसेस आणि रेल्सला प्राथमिक पुरवठा प्लेनमधून प्रवाह मोजण्यासाठी एडीसीसाठी विभाजित करतात. SPI बस या ADC उपकरणांना MAX V CPLD 5M2210 सिस्टम कंट्रोलरशी जोडते.

आकृती 2-10 पॉवर मापन सर्किटरीसाठी ब्लॉक आकृती दर्शविते.

आकृती 2-10. पॉवर मापन सर्किट

तक्ता 2-29 लक्ष्यित रेल सूचीबद्ध करते. स्कीमॅटिक सिग्नल नावाचा कॉलम मोजल्या जाणाऱ्या रेल्वेचे नाव निर्दिष्ट करतो तर डिव्हाइस पिन कॉलम रेल्वेशी जोडलेली उपकरणे निर्दिष्ट करतो.

तक्ता 2-29. पॉवर मापन रेल

चॅनेल	योजनाबद्ध सिग्नल नाव	खंडtage (V)	साधन पिन	वर्णन
1	VCC	1.1	VCC	FPGA कोर पॉवर
2	VCCAUX	2.5	VCC_AUX	सहाय्यक
3	VCCA_FPLL	2.5	VCCA_FPLL	पीएलएल ॲनालॉग पॉवर
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	I/O प्री-ड्रायव्हर्स बँका 3B, 4A, 5A, 5B, 6A, 7A, आणि 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I/O बँका 3B, 6A, 7A, आणि 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O बँका 5A आणि 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O बँक 4A (DDR3)

बोर्ड घटक संदर्भ

हा धडा चक्रीवादळ VE FPGA विकास मंडळ घटक, उत्पादन माहिती आणि बोर्ड अनुपालन विधाने यांचे वर्णन करतो.

बोर्ड घटक
तक्त्यामध्ये विकास मंडळावरील सर्व घटकांचे घटक संदर्भ आणि उत्पादन माहिती सूचीबद्ध आहे.

तक्ता 3-1. घटक संदर्भ आणि उत्पादन माहिती

बोर्ड संदर्भ	घटक	उत्पादक	मॅन्युफॅक्चरिंग भाग क्रमांक	उत्पादक Webसाइट
U1	FPGA, चक्रीवादळ VE F896, 149,500 LEs, लीडफ्री	अल्टेरा कॉर्पोरेशन	5CEFA7F31I7N	www.altera.com
U13	MAX V CPLD 5M2210 प्रणाली नियंत्रक	अल्टेरा कॉर्पोरेशन	5M2210ZF256I5N	www.altera.com
U18	हाय-स्पीड यूएसबी परिधीय नियंत्रक	सायप्रस	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	हिरव्या LEDs	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	लाल एलईडी	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	निळा एलईडी	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	चार-स्थिती DIP स्विचेस	C&K घटक/ ITT इंडस्ट्रीज	TDA04H0SB1	www.ittcannon.com
S1-S8	बटणे पुश करा	पॅनासोनिक	EVQPAC07K	www.panasonic.com
S5	स्लाइड स्विच	ई-स्विच	EG2201A	www.e-switch.com
X1	प्रोग्राम करण्यायोग्य LVDS घड्याळ 125M डीफॉल्ट	सिलिकॉन लॅब	570FAB000973DG	www.silabs.com
X3	100 MHz क्रिस्टल ऑसिलेटर, ±50 ppm, CMOS, 2.5 V	सिलिकॉन लॅब	510GBA100M000BAGx	www.silabs.com
X2	50 MHz क्रिस्टल ऑसिलेटर, ±50 ppm, CMOS, 2.5 V	सिलिकॉन लॅब	510GBA50M0000BAGx	www.silabs.com
J12	महिला कोन असलेला PCB WR-DSUB 9-पिन कनेक्टर	वर्थ इलेक्ट्रोनिक	618009231121	www.we-online.com
U21	यूएसबी-टू-यूएआरटी ब्रिज	सिलिकॉन लॅब	CP2104	www.silabs.com
J14	2×7 पिन LCD सॉकेट पट्टी	सॅमटेक	TSM-107-07-GD	www.samtec.com
	2×16 वर्ण LCD, 5×8 डॉट मॅट्रिक्स	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
यू 14, यू 15	इथरनेट PHY BASE-T उपकरणे	मार्वेल सेमीकंडक्टर	88E1111-B2- CAA1C000	www.marvell.com
जे 8, जे 9	RJ-45 कनेक्टर, 10/100/1000 Mbps	वर्थ इलेक्ट्रोनिक	7499111001A	www.we-online.com
J7	HSMC, QSH-DP फॅमिली हाय-स्पीड सॉकेटची सानुकूल आवृत्ती.	सॅमटेक	ASP-122953-01	www.samtec.com
U20	RS-232 ड्युअल ट्रान्सीव्हर	रेखीय तंत्रज्ञान	LTC2803-1	www.linear.com

तक्ता 3-1. घटक संदर्भ आणि उत्पादन माहिती

बोर्ड संदर्भ	घटक	उत्पादक	मॅन्युफॅक्चरिंग भाग क्रमांक	उत्पादक Webसाइट
U12	64-Kb EEPROM	मायक्रोचिप	24AA64	www.microchip.com
जे 15, जे 16	2 x 8 डीबग शीर्षलेख	सॅमटेक	TSM-108-01-L-DV	www.samtec.com
यू 7, यू 8	16M × 16 × 8, 256-MB DDR3 SDRAM	मायक्रोन	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	मायक्रोन	MT42L128M32	www.micron.com
U11	1024K × 18 बिट 18-Mb सिंक्रोनस SRAM	इंटिग्रेटेड सिलिकॉन सोल्युशन, इंक.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb सिंक्रोनस फ्लॅश	न्युमोनीक्स	PC28F512P30BF	www.numonyx.com
U35	16-चॅनेल भिन्नता 24-बिट एडीसी	रेखीय तंत्रज्ञान	LTC2418CGN#PBF	www.linear.com

चीन-RoHS अनुपालन विधान

तक्ता 3-2 मध्ये किटमध्ये समाविष्ट असलेल्या घातक पदार्थांची यादी आहे.

तक्ता 3-2. घातक पदार्थांचे नाव आणि एकाग्रतेचे सारणी (1), (2)

भाग नाव	आघाडी (पीबी)	कॅडमियम (सीडी)	हेक्साव्हॅलेंट क्रोमियम (Cr6+)	बुध (एचजी)	बहुरूपित बायफेनिल्स (पीबीबी)	बहुरूपित डिफेनिल इथर्स (पीबीडीई)
चक्रीवादळ VE विकास मंडळ	X*	0	0	0	0	0
15 V वीज पुरवठा	0	0	0	0	0	0
AB USB केबल टाइप करा	0	0	0	0	0	0
वापरकर्ता मार्गदर्शक	0	0	0	0	0	0

तक्ता 3-2 च्या टिपा:

1. 0 हे सूचित करते की भागांमधील सर्व एकसंध सामग्रीमध्ये घातक पदार्थाची एकाग्रता SJ/T11363-2006 मानकांच्या संबंधित थ्रेशोल्डच्या खाली आहे.
2. X* सूचित करते की भागांमधील सर्व एकसंध सामग्रीपैकी कमीतकमी एका घातक पदार्थाची एकाग्रता SJ/T11363-2006 मानकांच्या संबंधित उंबरठ्यापेक्षा जास्त आहे, परंतु EU RoHS द्वारे त्यास सूट दिली आहे.

CE EMI अनुरूपता खबरदारी
हे डेव्हलपमेंट किट डायरेक्टिव्ह 2004/108/EC द्वारे अनिवार्य केलेल्या संबंधित मानकांनुसार वितरित केले जाते. प्रोग्रामेबल लॉजिक डिव्हाइसेसच्या स्वरूपामुळे, वापरकर्त्यास या उपकरणासाठी स्थापित केलेल्या मर्यादा ओलांडणाऱ्या इलेक्ट्रोमॅग्नेटिक इंटरफेरन्स (EMI) व्युत्पन्न करण्यासाठी अशा प्रकारे किटमध्ये बदल करणे शक्य आहे. वितरीत केलेल्या सामग्रीमध्ये बदल केल्यामुळे होणारी कोणतीही EMI ही वापरकर्त्याची जबाबदारी आहे.

अतिरिक्त माहिती

हा धडा दस्तऐवज आणि Altera बद्दल अतिरिक्त माहिती प्रदान करतो.

बोर्ड पुनरावृत्ती इतिहास
खालील तक्त्यामध्ये चक्रीवादळ व्हीई एफपीजीए डेव्हलपमेंट बोर्डाच्या सर्व प्रकाशनांच्या आवृत्त्यांची सूची आहे.

सोडा तारीख	आवृत्ती	वर्णन
मार्च २०२३	उत्पादन सिलिकॉन	■ नवीन बोर्ड पुनरावृत्ती. नवीन उपकरण भाग क्रमांक—5CEFA7F31I7N. ■ बोर्डाने CE अनुपालन चाचणी उत्तीर्ण केली.
नोव्हेंबर २०२४	अभियांत्रिकी सिलिकॉन	प्रारंभिक प्रकाशन.

दस्तऐवज पुनरावृत्ती इतिहास
खालील तक्त्यामध्ये या दस्तऐवजाच्या पुनरावृत्ती इतिहासाची सूची आहे.

तारीख	आवृत्ती	बदल
ऑगस्ट २०२४	1.4	मध्ये घड्याळ आउटपुट SMA कनेक्टर साठी बोर्ड स्थान दुरुस्त "ओव्हरview च्या चक्रीवादळ VE FPGA विकास मंडळ वैशिष्ट्ये” पृष्ठ 2-2 वर.
जानेवारी 2017	1.3	मध्ये ENETA_RX_DV पिन नंबर दुरुस्त केला पृष्ठ 2-20 वर तक्ता 2–25.
सप्टेंबर २०२१	1.2	■ लिंक जोडली अल्टेरा डिझाइन स्टोअर in “MAX V CPLD 5M2210 सिस्टम कंट्रोलर” चालू पृष्ठ 2-5. ■ मध्ये डिव्हाइस लेबल दुरुस्त केले पृष्ठ 2-5 वर आकृती 2-15.
मार्च २०२३	1.1	■ उत्पादन सिलिकॉन प्रकाशनासाठी FPGA उपकरण भाग क्रमांक सुधारित केला. ■ बद्दल एक विभाग जोडला पृष्ठ 3-2 वर “CE EMI अनुरूप सावधानता”.
नोव्हेंबर २०२४	1.0	प्रारंभिक प्रकाशन.

टायपोग्राफिक अधिवेशने
खालील तक्ता हा दस्तऐवज वापरत असलेले टायपोग्राफिक नियम दर्शविते.

व्हिज्युअल क्यू	अर्थ
प्रारंभिक भांडवलासह ठळक प्रकार अक्षरे	कमांडची नावे, डायलॉग बॉक्स टायटल, डायलॉग बॉक्स पर्याय आणि इतर GUI लेबल्स सूचित करा. उदाampले, म्हणून सेव्ह करा डायलॉग बॉक्स. GUI घटकांसाठी, कॅपिटलायझेशन GUI शी जुळते.
ठळक प्रकार	निर्देशिकेची नावे, प्रकल्प नावे, डिस्क ड्राइव्ह नावे, file नावे, file नाव विस्तार, सॉफ्टवेअर उपयुक्तता नावे आणि GUI लेबल. उदाampले, \qdesigns निर्देशिका, D: ड्राइव्ह, आणि chiptrip.gdf file.
प्रारंभिक कॅपिटल अक्षरांसह तिर्यक प्रकार	दस्तऐवज शीर्षके दर्शवा. उदाampले, स्ट्रॅटिक्स IV रचना मार्गदर्शक तत्त्वे.

चक्रीवादळ VE FPGA विकास मंडळ

संदर्भ पुस्तिका

ऑगस्ट 2017 अल्टेरा कॉर्पोरेशन

कागदपत्रे / संसाधने

ALTERA चक्रीवादळ VE FPGA विकास मंडळ [pdf] वापरकर्ता मॅन्युअल चक्रीवादळ VE FPGA विकास मंडळ, चक्रीवादळ, VE FPGA विकास मंडळ, FPGA विकास मंडळ, विकास मंडळ, मंडळ

संदर्भ

• वापरकर्ता मॅन्युअल