ALINX ZYNQ FPGA विकास मंडळ AC7Z020
आवृत्ती रेकॉर्ड
| आवृत्ती | तारीख | द्वारे सोडा | वर्णन |
| रेव्ह 1.0 | ५७४-५३७-८९०० | राहेल झोऊ | प्रथम प्रकाशन |
AC7Z020 कोर बोर्ड परिचय
AC7Z020 (कोर बोर्ड मॉडेल, खाली समान) FPGA कोर बोर्ड, ZYNQ चिप XILINX कंपनी ZYNQ7 मालिकेच्या XC020Z2-400CLG7000I वर आधारित आहे. ZYNQ चिपची PS प्रणाली दोन ARM CortexTM-A9 प्रोसेसर, AMBA® इंटरकनेक्ट्स, अंतर्गत मेमरी, बाह्य मेमरी इंटरफेस आणि परिधीय समाकलित करते. ZYNQ चिपच्या FPGA मध्ये प्रोग्राम करण्यायोग्य लॉजिक सेल, DSP आणि अंतर्गत RAM यांचा समावेश आहे.
हा कोर बोर्ड दोन मायक्रॉनच्या MT41K256M16TW-107 DDR3 चिप्स वापरतो, ज्यापैकी प्रत्येकाची क्षमता 512MB आहे; दोन DDR चिप्स एकत्रित होऊन 32-बिट डेटा बस रुंदी तयार करतात आणि ZYNQ आणि DDR3 मधील डेटा वाचन आणि लिहिण्याची घड्याळ वारंवारता 533Mhz पर्यंत; हे कॉन्फिगरेशन सिस्टमच्या उच्च-बँडविड्थ डेटा प्रक्रियेच्या गरजा पूर्ण करू शकते
वाहक बोर्डशी कनेक्ट करण्यासाठी, या कोर बोर्डचे दोन बोर्ड-टू-बोर्ड कनेक्टर PS बाजूला USB पोर्ट, गिगाबिट इथरनेट इंटरफेस, SD कार्ड इंटरफेस आणि इतर उर्वरित MIO पोर्ट्स (48) सह विस्तारित केले आहेत. आणि PL बाजूला BANK122, BAN13 आणि BANK34 चे जवळजवळ सर्व IO पोर्ट (35), ज्यापैकी BANK34 आणि BANK35 चे IO स्तर कोर बोर्डवर LDO चिप बदलून बदलले जाऊ शकतात जेणेकरुन वापरकर्त्याच्या विविध स्तरांच्या इंटरफेसच्या गरजा पूर्ण करता येतील. . ज्या वापरकर्त्यांना भरपूर IO ची गरज आहे त्यांच्यासाठी हा कोर बोर्ड चांगला पर्याय असेल. आणि IO कनेक्शन भाग, समान लांबी आणि भिन्नता प्रक्रिया दरम्यान इंटरफेस करण्यासाठी ZYNQ चिप, आणि कोर बोर्ड आकार फक्त 35 * 42 (मिमी) आहे, जो दुय्यम विकासासाठी अतिशय योग्य आहे.
ZYNQ चिप
FPGA कोर बोर्ड AC7Z020 Xilinx ची Zynq7000 मालिका चिप, मॉड्यूल XC7Z020-2CLG400I वापरतो. चिपची PS प्रणाली दोन ARM Cortex™-A9 प्रोसेसर, AMBA® इंटरकनेक्ट्स, अंतर्गत मेमरी, बाह्य मेमरी इंटरफेस आणि परिधीय समाकलित करते. या पेरिफेरल्समध्ये प्रामुख्याने USB बस इंटरफेस, इथरनेट-इंटरफेस, SD/SDIO इंटरफेस, I2C बस इंटरफेस, CAN बस इंटरफेस, UART इंटरफेस, GPIO इत्यादींचा समावेश आहे. PS स्वतंत्रपणे कार्य करू शकते आणि पॉवर ऑन किंवा रीसेटवर सुरू होऊ शकते. आकृती 2-1 ZYNQ7000 चिपच्या एकूण ब्लॉक आकृतीचे तपशीलवार वर्णन करते.
पीएस सिस्टम भागाचे मुख्य पॅरामीटर्स खालीलप्रमाणे आहेत
- ARM ड्युअल-कोर CortexA9-आधारित ऍप्लिकेशन प्रोसेसर, ARM-v7 आर्किटेक्चर, 1GHz पर्यंत
- 32KB स्तर 1 सूचना आणि डेटा कॅशे प्रति CPU, 512KB स्तर 2 कॅशे 2 CPU शेअर
- ऑन-चिप बूट रॉम आणि 256KB ऑन-चिप रॅम
- बाह्य स्टोरेज इंटरफेस, समर्थन 16/32 बिट DDR2, DDR3 इंटरफेस
- दोन गिगाबिट NIC समर्थन: भिन्न-एकत्रित DMA, GMII, RGMII, SGMII इंटरफेस
- दोन USB2.0 OTG इंटरफेस, प्रत्येक 12 नोड्स पर्यंत समर्थन करतात
- दोन CAN2.0B बस इंटरफेस
- दोन SD कार्ड, SDIO, MMC सुसंगत नियंत्रक
- 2 SPIs, 2 UARTs, 2 I2C इंटरफेस
- 4bit GPIO च्या 32 जोड्या, PS सिस्टम IO म्हणून 54 (32 + 22), PL शी कनेक्ट केलेले 64
- PS आणि PS ते PL मध्ये उच्च बँडविड्थ कनेक्शन
पीएल लॉजिक भागाचे मुख्य पॅरामीटर्स खालीलप्रमाणे आहेत
- लॉजिक सेल: 85K
- लुक-अप-टेबल (LUTs): 53,200
- फ्लिप-फ्लॉप: 106,400
- 18x25MACCs: 220
- ब्लॉक रॅम: 4.9Mb
- ऑन-चिप व्हॉल्यूमसाठी दोन एडी कन्व्हर्टरtage, तापमान संवेदन आणि 17 बाह्य विभेदक इनपुट चॅनेल, 1MBPS XC7Z020-2CLG400I चिप गती ग्रेड -2 आहे, औद्योगिक ग्रेड, पॅकेज BGA400 आहे, पिन पिच 0.8mm आहे ZYNQ7000 मालिकेची विशिष्ट चिप मॉडेल व्याख्या आकृती 2 मध्ये दर्शविली आहे- 2
डीडीआर३ ड्रॅम
FPGA कोर बोर्ड AC7Z020 दोन मायक्रॉन 512MB DDR3 SDRAM चिप्स, मॉडेल MT41K257M16TW-107 (Hynix H5TQ4G63AFR-PBI शी सुसंगत) सुसज्ज आहे. DDR3 SDRAM ची एकूण बस रुंदी 32bit आहे. DDR3 SDRAM कमाल 533MHz (डेटा रेट 1066Mbps) वेगाने काम करते. DDR3 मेमरी सिस्टम थेट ZYNQ प्रोसेसिंग सिस्टम (PS) च्या BANK 502 च्या मेमरी इंटरफेसशी जोडलेली आहे. DDR3 SDRAM चे विशिष्ट कॉन्फिगरेशन खालील तक्त्या 3-1 मध्ये दर्शविले आहे:
| बिट क्रमांक | चिप मॉडेल | क्षमता | कारखाना |
| U8, U9 | MT41K256M16TW-107 | 256M x 16bit | मायक्रोन |
DDR3 च्या हार्डवेअर डिझाइनसाठी सिग्नल अखंडतेचा काटेकोरपणे विचार करणे आवश्यक आहे. DDR3 चे हाय-स्पीड आणि स्थिर ऑपरेशन सुनिश्चित करण्यासाठी आम्ही सर्किट डिझाइन आणि पीसीबी डिझाइनमध्ये जुळणारे प्रतिरोधक/टर्मिनल प्रतिरोध, ट्रेस प्रतिबाधा नियंत्रण आणि ट्रेस लांबी नियंत्रण यांचा पूर्णपणे विचार केला आहे. DDR3 DRAM चे हार्डवेअर कनेक्शन आकृती 3-1 मध्ये दाखवले आहे: 
DDR3 DRAM पिन असाइनमेंट
| सिग्नलचे नाव | ZYNQ पिन नाव | ZYNQ पिन क्रमांक |
| DDR3_DQS0_P | PS_DDR_DQS_P0_502 | C2 |
| DDR3_DQS0_N | PS_DDR_DQS_N0_502 | B2 |
| DDR3_DQS1_P | PS_DDR_DQS_P1_502 | G2 |
| DDR3_DQS1_N | PS_DDR_DQS_N1_502 | F2 |
| DDR3_DQS2_P | PS_DDR_DQS_P2_502 | R2 |
| DDR3_DQS2_N | PS_DDR_DQS_N2_502 | T2 |
| DDR3_DQS3_P | PS_DDR_DQS_P3_502 | W5 |
| DDR3_DQS4_N | PS_DDR_DQS_N3_502 | W4 |
| DDR3_D0 | PS_DDR_DQ0_502 | C3 |
| DDR3_D1 | PS_DDR_DQ1_502 | B3 |
| DDR3_D2 | PS_DDR_DQ2_502 | A2 |
| DDR3_D3 | PS_DDR_DQ3_502 | A4 |
| DDR3_D4 | PS_DDR_DQ4_502 | D3 |
| DDR3_D5 | PS_DDR_DQ5_502 | D1 |
| DDR3_D6 | PS_DDR_DQ6_502 | C1 |
| DDR3_D7 | PS_DDR_DQ7_502 | E1 |
| DDR3_D8 | PS_DDR_DQ8_502 | E2 |
| DDR3_D9 | PS_DDR_DQ9_502 | E3 |
| DDR3_D10 | PS_DDR_DQ10_502 | G3 |
| DDR3_D11 | PS_DDR_DQ11_502 | H3 |
| DDR3_D12 | PS_DDR_DQ12_502 | J3 |
| DDR3_D13 | PS_DDR_DQ13_502 | H2 |
| DDR3_D14 | PS_DDR_DQ14_502 | H1 |
| DDR3_D15 | PS_DDR_DQ15_502 | J1 |
| DDR3_D16 | PS_DDR_DQ16_502 | P1 |
| DDR3_D17 | PS_DDR_DQ17_502 | P3 |
| DDR3_D18 | PS_DDR_DQ18_502 | R3 |
| DDR3_D19 | PS_DDR_DQ19_502 | R1 |
| DDR3_D20 | PS_DDR_DQ20_502 | T4 |
| DDR3_D21 | PS_DDR_DQ21_502 | U4 |
| DDR3_D22 | PS_DDR_DQ22_502 | U2 |
| DDR3_D23 | PS_DDR_DQ23_502 | U3 |
| DDR3_D24 | PS_DDR_DQ24_502 | V1 |
| DDR3_D25 | PS_DDR_DQ25_502 | Y3 |
| DDR3_D26 | PS_DDR_DQ26_502 | W1 |
| DDR3_D27 | PS_DDR_DQ27_502 | Y4 |
| DDR3_D28 | PS_DDR_DQ28_502 | Y2 |
| DDR3_D29 | PS_DDR_DQ29_502 | W3 |
| DDR3_D30 | PS_DDR_DQ30_502 | V2 |
| DDR3_D31 | PS_DDR_DQ31_502 | V3 |
| DDR3_DM0 | PS_DDR_DM0_502 | A1 |
| DDR3_DM1 | PS_DDR_DM1_502 | F1 |
| DDR3_DM2 | PS_DDR_DM2_502 | T1 |
| DDR3_DM3 | PS_DDR_DM3_502 | Y1 |
| DDR3_A0 | PS_DDR_A0_502 | N2 |
| DDR3_A1 | PS_DDR_A1_502 | K2 |
| DDR3_A2 | PS_DDR_A2_502 | M3 |
| DDR3_A3 | PS_DDR_A3_502 | K3 |
| DDR3_A4 | PS_DDR_A4_502 | M4 |
| DDR3_A5 | PS_DDR_A5_502 | L1 |
| DDR3_A6 | PS_DDR_A6_502 | L4 |
| DDR3_A7 | PS_DDR_A7_502 | K4 |
| DDR3_A8 | PS_DDR_A8_502 | K1 |
| DDR3_A9 | PS_DDR_A9_502 | J4 |
| DDR3_A10 | PS_DDR_A10_502 | F5 |
| DDR3_A11 | PS_DDR_A11_502 | G4 |
| DDR3_A12 | PS_DDR_A12_502 | E4 |
| DDR3_A13 | PS_DDR_A13_502 | D4 |
| DDR3_A14 | PS_DDR_A14_502 | F4 |
| DDR3_BA0 | PS_DDR_BA0_502 | L5 |
| DDR3_BA1 | PS_DDR_BA1_502 | R4 |
| DDR3_BA2 | PS_DDR_BA2_502 | J5 |
| DDR3_S0 | पीएस_डीडीआर_सीएस_बी_५०२ | N1 |
| DDR3_RAS | पीएस_डीडीआर_आरएएस_बी_५०२ | P4 |
| DDR3_CAS | पीएस_डीडीआर_सीएएस_बी_५०२ | P5 |
| DDR3_WE | पीएस_डीडीआर_डब्ल्यूई_बी_५०२ | M5 |
| DDR3_ODT | पीएस_डीडीआर_ओडीटी_५०२ | N5 |
| DDR3_RESET | पीएस_डीडीआर_डीआरएसटी_बी_५०२ | B4 |
| DDR3_CLK0_P | पीएस_डीडीआर_सीकेपी_५०२ | L2 |
| DDR3_CLK0_N | पीएस_डीडीआर_सीकेएन_५०२ | M2 |
| DDR3_CKE | पीएस_डीडीआर_सीकेई_५०२ | N3 |
QSPI फ्लॅश
FPGA कोर बोर्ड AC7Z020 एक 256MBit Quad-SPI फ्लॅश चिपसह सुसज्ज आहे, फ्लॅश मॉडेल W25Q256FVEI आहे, जे 3.3V CMOS व्हॉल्यूम वापरतेtage मानक. QSPI FLASH च्या नॉन-अस्थिर स्वरूपामुळे, सिस्टमची बूट प्रतिमा संग्रहित करण्यासाठी ते सिस्टमसाठी बूट उपकरण म्हणून वापरले जाऊ शकते. या प्रतिमांमध्ये प्रामुख्याने FPGA बिट समाविष्ट आहे files, ARM अनुप्रयोग कोड आणि इतर वापरकर्ता डेटा files QSPI FLASH चे विशिष्ट मॉडेल्स आणि संबंधित पॅरामीटर्स तक्ता 4-1 मध्ये दर्शविले आहेत.
| स्थिती | मॉडेल | क्षमता | कारखाना |
| U15 | W25Q256FVEI लक्ष द्या | २ दशलक्ष बाइट | Winbond |
QSPI FLASH ZYNQ चिपच्या PS विभागातील BANK500 च्या GPIO पोर्टशी जोडलेले आहे. सिस्टम डिझाइनमध्ये, या PS पोर्ट्सचे GPIO पोर्ट फंक्शन्स QSPI FLASH इंटरफेस म्हणून कॉन्फिगर करणे आवश्यक आहे. आकृती 4-1 योजनाबद्ध मध्ये QSPI फ्लॅश दाखवते. 
चिप पिन असाइनमेंट कॉन्फिगर करा
| सिग्नलचे नाव | ZYNQ पिन नाव | ZYNQ पिन क्रमांक |
| क्यूएसपीआय_एससीके | PS_MIO6_500 | A5 |
| QSPI_CS | PS_MIO1_500 | A7 |
| QSPI_D0 | PS_MIO2_500 | B8 |
| QSPI_D1 | PS_MIO3_500 | D6 |
| QSPI_D2 | PS_MIO4_500 | B7 |
| QSPI_D3 | PS_MIO5_500 | A6 |
घड्याळ कॉन्फिगरेशन
AC7Z020 कोर बोर्ड PS प्रणालीसाठी सक्रिय घड्याळ प्रदान करते, ज्यामुळे PS प्रणाली स्वतंत्रपणे कार्य करू शकते. PS प्रणाली घड्याळ स्त्रोत ZYNQ चिप कोर बोर्डवरील X33.333333 क्रिस्टलद्वारे PS भागासाठी 1MHz घड्याळ इनपुट प्रदान करते. घड्याळ इनपुट ZYNQ चिप BANK500 च्या PS_CLK_500 पिनशी जोडलेले आहे. त्याची योजनाबद्ध आकृती आकृती 2-5-1 मध्ये दर्शविली आहे:
घड्याळ पिन असाइनमेंट
| सिग्नलचे नाव | ZYNQ पिन |
| पीएस_सीएलके_५०० | E7 |
वीज पुरवठा
वीज पुरवठा व्हॉल्यूमtagAC7Z020 कोर बोर्डचा e हा DC5V आहे, जो वाहक बोर्डला जोडून पुरवला जातो. याव्यतिरिक्त, BANK34 आणि BANK35 ची शक्ती देखील वाहक मंडळाद्वारे प्रदान केली जाते. कोर बोर्डवरील वीज पुरवठा डिझाइनची योजनाबद्ध आकृती आकृती 2-6-1 मध्ये दर्शविली आहे: 
FPGA डेव्हलपमेंट बोर्ड + 5V द्वारे समर्थित आहे, आणि चार DC/DC पॉवर चिप्सद्वारे + 1.0V, + 1.8V, + 1.5V, + 3.3V चार पॉवर सप्लायमध्ये रूपांतरित केले जाते. + 1.0V चे आउटपुट प्रवाह 6A, + 1.8V आणि + 1.5V पॉवर आउटपुट प्रवाह 3A पर्यंत पोहोचू शकते, + 3.3V आउटपुट प्रवाह 500mA आहे. FPGA BANK29 आणि BANK4 ला वीज पुरवण्यासाठी J34 मध्ये प्रत्येकी 35 पिन आहेत. डीफॉल्ट 3.3V आहे. बॅकप्लेनवर VCCIO34 आणि VCCIO35 बदलून वापरकर्ते BANK34 आणि BANK35 ची शक्ती बदलू शकतात. 1.5V VTT आणि VREF व्हॉल्यूम व्युत्पन्न करतेtagTI च्या TPS3 द्वारे DDR51206 द्वारे आवश्यक आहे. प्रत्येक उर्जा वितरणाची कार्ये खालील सारणीमध्ये दर्शविली आहेत:
| वीज पुरवठा | कार्य |
| +1.0V | ZYNQ PS आणि PL विभाग Core Voltage |
| +1.8V | ZYNQ PS आणि PL आंशिक सहाय्यक खंडtage
BANK501 IO खंडtage |
| +3.3V | VCCIO, QSIP FLASH, ZYNQ Bank0, Bank500, Bank13 चे घड्याळ क्रिस्टल |
| +1.5V | DDR3, ZYNQ बँक501 |
| VREF, VTT(+0.75V) | DDR3 |
| व्हीसीसीआयओ३४/३५ | बँक34, बँक35 |
ZYNQ FPGA च्या पॉवर सप्लायमध्ये पॉवर-ऑन सीक्वेन्स आवश्यकता असल्यामुळे, सर्किट डिझाइनमध्ये, आम्ही चिपच्या पॉवर आवश्यकतांनुसार डिझाइन केले आहे. चिपचे सामान्य ऑपरेशन सुनिश्चित करण्यासाठी पॉवर-ऑन अनुक्रम +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) सर्किट डिझाइन आहे. कारण BANK34 आणि BANK35 चे स्तर मानक वाहक मंडळाद्वारे प्रदान केलेल्या वीज पुरवठ्याद्वारे निर्धारित केले जातात, सर्वोच्च 3.3V आहे. जेव्हा तुम्ही कोर बोर्डसाठी VCCIO34 आणि VCCIO35 पॉवर प्रदान करण्यासाठी वाहक बोर्ड डिझाइन करता, तेव्हा पॉवर-ऑन अनुक्रम + 5V पेक्षा कमी असतो.
AC7Z010 कोर बोर्ड आकार परिमाण
बोर्ड टू बोर्ड कनेक्टर्स पिन असाइनमेंट
कोअर बोर्डमध्ये एकूण दोन हाय-स्पीड विस्तार बंदर आहेत. हे कॅरियर बोर्डशी जोडण्यासाठी दोन 120-पिन इंटर-बोर्ड कनेक्टर (J29/J30) वापरते. बोर्ड ते बोर्ड कनेक्टरचे पिन अंतर 0.5 मिमी आहे, त्यापैकी J29 5V पॉवर, VCCIO पॉवर इनपुट, काही IO सिग्नल आणि J शी जोडलेले आहे.TAG सिग्नल, आणि J30 उर्वरित IO सिग्नल आणि MIO शी जोडलेले आहे. BANK34 आणि BANK35 ची IO पातळी कनेक्टरवर VCCIO इनपुट समायोजित करून बदलली जाऊ शकते, सर्वोच्च पातळी 3.3V पेक्षा जास्त नाही. आम्ही डिझाइन केलेले AX7Z010 वाहक बोर्ड डीफॉल्टनुसार 3.3V आहे. लक्षात घ्या की BANK13 चा IO AC7Z020 कोर बोर्डसाठी उपलब्ध नाही.
बोर्ड कनेक्टर J29 ला बोर्डची असाइनमेंट पिन करा
| J29 पिन | सिग्नलचे नाव | ZYNQ पिन | J29 पिन | सिग्नलचे नाव | ZYNQ पिन |
| 1 | VCC5V | – | 2 | VCC5V | – |
| 3 | VCC5V | – | 4 | VCC5V | – |
| 5 | VCC5V | – | 6 | VCC5V | – |
| 7 | VCC5V | – | 8 | VCC5V | – |
| 9 | GND | – | 10 | GND | – |
| 11 | व्हीसीसीआयओ_३४ | – | 12 | व्हीसीसीआयओ_३४ | – |
| 13 | व्हीसीसीआयओ_३४ | – | 14 | व्हीसीसीआयओ_३४ | – |
| 15 | व्हीसीसीआयओ_३४ | – | 16 | व्हीसीसीआयओ_३४ | – |
| 17 | व्हीसीसीआयओ_३४ | – | 18 | व्हीसीसीआयओ_३४ | – |
| 19 | GND | – | 20 | GND | – |
| 21 | आयओ३४_एल१०पी | V15 | 22 | आयओ३४_एल१०पी | Y16 |
| 23 | आयओ३४_एल१०एन | W15 | 24 | आयओ३४_एल१०एन | Y17 |
| 25 | आयओ३४_एल१०एन | U20 | 26 | आयओ३४_एल१०पी | Y18 |
| 27 | आयओ३४_एल१०पी | T20 | 28 | आयओ३४_एल१०एन | Y19 |
| 29 | GND | – | 30 | GND | – |
| 31 | आयओ३४_एल१०एन | U17 | 32 | आयओ३४_एल१०पी | W14 |
| 33 | आयओ३४_एल१०पी | T16 | 34 | आयओ३४_एल१०एन | Y14 |
| 35 | आयओ३४_एल१०एन | U19 | 36 | आयओ३४_एल१०पी | U13 |
| 37 | आयओ३४_एल१०पी | U18 | 38 | आयओ३४_एल१०एन | V13 |
| 39 | GND | – | 40 | GND | – |
| 41 | आयओ३४_एल१०एन | P20 | 42 | आयओ३४_एल१०एन | V18 |
| 43 | आयओ३४_एल१०पी | N20 | 44 | आयओ३४_एल१०पी | V17 |
| 45 | आयओ३४_एल१०एन | W20 | 46 | आयओ३४_एल१०पी | V16 |
| 47 | आयओ३४_एल१०पी | V20 | 48 | आयओ३४_एल१०एन | W16 |
| 49 | GND | – | 50 | GND | – |
| 51 | आयओ३४_एल१०एन | W19 | 52 | आयओ३४_एल१०पी | N17 |
| 53 | आयओ३४_एल१०पी | W18 | 54 | आयओ३४_एल१०एन | P18 |
| 55 | आयओ३४_एल१०एन | R18 | 56 | आयओ३४_एल१०एन | P19 |
| 57 | आयओ३४_एल१०पी | T17 | 58 | आयओ३४_एल१०पी | N18 |
| 59 | GND | – | 60 | GND | – |
| 61 | आयओ३४_एल१०एन | R17 | 62 | आयओ३४_एल१०एन | U15 |
| 63 | आयओ३४_एल१०पी | R16 | 64 | आयओ३४_एल१०पी | U14 |
| 65 | आयओ३४_एल१०पी | P15 | 66 | आयओ३४_एल१०एन | T15 |
| 67 | आयओ३४_एल१०एन | P16 | 68 | आयओ३४_एल१०पी | T14 |
| 69 | GND | – | 70 | GND | – |
| 71 | आयओ३४_एल१०पी | V12 | 72 | आयओ३४_एल१०एन | U12 |
| 73 | आयओ३४_एल१०एन | W13 | 74 | आयओ३४_एल१०पी | T12 |
| 75 | आयओ३४_एल१०पी | T11 | 76 | आयओ३४_एल१०एन | R14 |
| 77 | आयओ३४_एल१०एन | T10 | 78 | आयओ३४_एल१०पी | P14 |
| 79 | GND | – | 80 | GND | – |
| 81 | आयओ३४_एल१०पी | Y7 | 82 | आयओ३४_एल१०पी | V11 |
| 83 | आयओ३४_एल१०एन | Y6 | 84 | आयओ३४_एल१०एन | V10 |
| 85 | आयओ३४_एल१०एन | V7 | 86 | आयओ३४_एल१०एन | Y8 |
| 87 | आयओ३४_एल१०पी | U7 | 88 | आयओ३४_एल१०पी | Y9 |
| 89 | GND | – | 90 | GND | – |
| 91 | आयओ३४_एल१०एन | U5 | 92 | आयओ३४_एल१०एन | W6 |
| 93 | आयओ३४_एल१०पी | T5 | 94 | आयओ३४_एल१०पी | V6 |
| 95 | आयओ३४_एल१०पी | W10 | 96 | आयओ३४_एल१०पी | V8 |
| 97 | आयओ३४_एल१०एन | W9 | 98 | आयओ३४_एल१०एन | W8 |
| 99 | GND | – | 100 | GND | – |
| 101 | आयओ३४_एल१०पी | U9 | 102 | आयओ३४_एल१०पी | Y12 |
| 103 | आयओ३४_एल१०एन | U8 | 104 | आयओ३४_एल१०एन | Y13 |
| 105 | आयओ३४_एल१०पी | W11 | 106 | आयओ३४_एल१०एन | U10 |
| 107 | आयओ३४_एल१०एन | Y11 | 108 | आयओ३४_एल१०पी | T9 |
| 109 | GND | – | 110 | GND | – |
| 111 | FPGA_TCK | F9 | 112 | VP | K9 |
| 113 | FPGA_TMS | J6 | 114 | VN | L10 |
| 115 | FPGA_TDO | F6 | 116 | PS_POR_B | C7 |
| 117 | FPGA_TDI | G6 | 118 | FPGA_DONE | R11 |
बोर्ड कनेक्टर J30 ला बोर्डची असाइनमेंट पिन करा
| J30 पिन | सिग्नलचे नाव | ZYNQ पिन | J30 पिन | सिग्नलचे नाव | ZYNQ
पिन |
| 1 | आयओ३४_एल१०पी | C20 | 2 | आयओ३४_एल१०एन | F20 |
| 3 | आयओ३४_एल१०एन | B20 | 4 | आयओ३४_एल१०पी | F19 |
| 5 | आयओ३४_एल१०एन | G20 | 6 | आयओ३४_एल१०पी | E18 |
| 7 | आयओ३४_एल१०पी | G19 | 8 | आयओ३४_एल१०एन | E19 |
| 9 | GND | T13 | 10 | GND | T13 |
| 11 | आयओ३४_एल१०एन | J19 | 12 | आयओ३४_एल१०एन | D18 |
| 13 | आयओ३४_एल१०पी | K19 | 14 | आयओ३४_एल१०पी | E17 |
| 15 | आयओ३४_एल१०एन | A20 | 16 | आयओ३४_एल१०पी | D19 |
| 17 | आयओ३४_एल१०पी | B19 | 18 | आयओ३४_एल१०एन | D20 |
| 19 | GND | T13 | 20 | GND | T13 |
| 21 | आयओ३४_एल१०पी | M17 | 22 | आयओ३४_एल१०एन | L20 |
| 23 | आयओ३४_एल१०एन | M18 | 24 | आयओ३४_एल१०पी | L19 |
| 25 | आयओ३४_एल१०पी | M19 | 26 | आयओ३४_एल१०पी | F16 |
| 27 | आयओ३४_एल१०एन | M20 | 28 | आयओ३४_एल१०एन | F17 |
| 29 | GND | T13 | 30 | GND | T13 |
| 31 | आयओ३४_एल१०एन | H20 | 32 | आयओ३४_एल१०एन | G18 |
| 33 | आयओ३४_एल१०पी | J20 | 34 | आयओ३४_एल१०पी | G17 |
| 35 | आयओ३४_एल१०एन | G15 | 36 | आयओ३४_एल१०एन | H17 |
| 37 | आयओ३४_एल१०पी | H15 | 38 | आयओ३४_एल१०पी | H16 |
| 39 | GND | T13 | 40 | GND | T13 |
| 41 | आयओ३४_एल१०एन | K18 | 42 | आयओ३४_एल१०एन | H18 |
| 43 | आयओ३४_एल१०पी | K17 | 44 | आयओ३४_एल१०पी | J18 |
| 45 | आयओ३४_एल१०एन | J16 | 46 | आयओ३४_एल१०पी | K14 |
| 47 | आयओ३४_एल१०पी | K16 | 48 | आयओ३४_एल१०एन | J14 |
| 49 | GND | T13 | 50 | GND | T13 |
| 51 | आयओ३४_एल१०एन | N16 | 52 | आयओ३४_एल१०पी | L16 |
| 53 | आयओ३४_एल१०पी | N15 | 54 | आयओ३४_एल१०एन | L17 |
| 55 | आयओ३४_एल१०एन | L15 | 56 | आयओ३४_एल१०पी | M14 |
| 57 | आयओ३४_एल१०पी | L14 | 58 | आयओ३४_एल१०एन | M15 |
| 59 | GND | T13 | 60 | GND | T13 |
| 61 | PS_MIO22 | B17 | 62 | PS_MIO50 | B13 |
| 63 | PS_MIO27 | D13 | 64 | PS_MIO45 | B15 |
| 65 | PS_MIO23 | D11 | 66 | PS_MIO46 | D16 |
| 67 | PS_MIO24 | A16 | 68 | PS_MIO41 | C17 |
| 69 | GND | T13 | 70 | GND | T13 |
| 71 | PS_MIO25 | F15 | 72 | PS_MIO7 | D8 |
| 73 | PS_MIO26 | A15 | 74 | PS_MIO12 | D9 |
| 75 | PS_MIO21 | F14 | 76 | PS_MIO10 | E9 |
| 77 | PS_MIO16 | A19 | 78 | PS_MIO11 | C6 |
| 79 | GND | T13 | 80 | GND | T13 |
| 81 | PS_MIO20 | A17 | 82 | PS_MIO9 | B5 |
| 83 | PS_MIO19 | D10 | 84 | PS_MIO14 | C5 |
| 85 | PS_MIO18 | B18 | 86 | PS_MIO8 | D5 |
| 87 | PS_MIO17 | E14 | 88 | PS_MIO0 | E6 |
| 89 | GND | T13 | 90 | GND | T13 |
| 91 | PS_MIO39 | C18 | 92 | PS_MIO13 | E8 |
| 93 | PS_MIO38 | E13 | 94 | PS_MIO47 | B14 |
| 95 | PS_MIO37 | A10 | 96 | PS_MIO48 | B12 |
| 97 | PS_MIO28 | C16 | 98 | PS_MIO49 | C12 |
| 99 | GND | T13 | 100 | GND | T13 |
| 101 | PS_MIO35 | F12 | 102 | PS_MIO52 | C10 |
| 103 | PS_MIO34 | A12 | 104 | PS_MIO51 | B9 |
| 105 | PS_MIO33 | D15 | 106 | PS_MIO40 | D14 |
| 107 | PS_MIO32 | A14 | 108 | PS_MIO44 | F13 |
| 109 | GND | T13 | 110 | GND | T13 |
| 111 | PS_MIO31 | E16 | 112 | PS_MIO15 | C8 |
| 113 | PS_MIO36 | A11 | 114 | PS_MIO42 | E12 |
| 115 | PS_MIO29 | C13 | 116 | PS_MIO43 | A9 |
| 117 | PS_MIO30 | C15 | 118 | PS_MIO53 | C11 |
| 119 | QSPI_D3_PS_MIO5 बद्दल | A6 | 120 | QSPI_D2_PS_MIO4 बद्दल | B7 |
कागदपत्रे / संसाधने
 |
ALINX ZYNQ FPGA विकास मंडळ AC7Z020 [pdf] वापरकर्ता मॅन्युअल ZYNQ FPGA विकास मंडळ AC7Z020, ZYNQ FPGA विकास मंडळ, बोर्ड AC7Z020 |
