सामग्री लपवा
1 AX7203 FPGA विकास मंडळ
2 उत्पादन माहिती
2.1 ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
2.2 भाग 1: FPGA विकास मंडळ परिचय
2.3 भाग 2: AC7200 कोर बोर्ड परिचय
3 उत्पादन वापर सूचना
3.1 कागदपत्रे / संसाधने
3.1.1 संदर्भ
3.2 संबंधित पोस्ट

AX7203 FPGA विकास मंडळ

उत्पादन माहिती

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आवृत्ती रेव्ह 1.2
तारीख ५७४-५३७-८९००
द्वारे सोडा राहेल झोऊ
वर्णन प्रथम प्रकाशन

भाग 1: FPGA विकास मंडळ परिचय

AX7203 FPGA डेव्हलपमेंट बोर्ड हे कोर बोर्ड + वाहक आहे
बोर्ड प्लॅटफॉर्म जे सोयीस्कर दुय्यम विकासास अनुमती देते
कोर बोर्ड वापरून. हे हाय-स्पीड इंटर-बोर्ड वापरते
कोर बोर्ड आणि वाहक बोर्ड दरम्यान कनेक्टर.

AX7203 वाहक बोर्ड विविध परिधीय इंटरफेस प्रदान करतो,
यासह:

  • 1 PCIex4 इंटरफेस
  • 2 गिगाबिट इथरनेट इंटरफेस
  • 1 HDMI आउटपुट इंटरफेस
  • 1 HDMI इनपुट इंटरफेस
  • 1 Uart इंटरफेस
  • 1 SD कार्ड स्लॉट
  • XADC कनेक्टर इंटरफेस (डीफॉल्टनुसार स्थापित नाही)
  • 2-वे 40-पिन विस्तार शीर्षलेख
  • काही कळा
  • एलईडी
  • EEPROM सर्किट

भाग 2: AC7200 कोर बोर्ड परिचय

AC7200 कोर बोर्ड XILINX च्या ARTIX-7 मालिका 200T वर आधारित आहे
AC7200-2FGG484I. हे योग्य उच्च-कार्यक्षमता कोर बोर्ड आहे
हाय-स्पीड डेटा कम्युनिकेशन, व्हिडिओ इमेज प्रोसेसिंग आणि
उच्च-गती डेटा संपादन.

AC7200 कोर बोर्डच्या प्रमुख वैशिष्ट्यांमध्ये हे समाविष्ट आहे:

  • MICRON च्या MT41J256M16HA-125 DDR3 चिप्सचे दोन तुकडे
    प्रत्येकी 4Gbit ची क्षमता, 32-बिट डेटा बस रुंदी आणि पर्यंत प्रदान करते
    FPGA आणि DDR25 दरम्यान 3Gb रीड/राइट डेटा बँडविड्थ.
  • 180V पातळीचे 3.3 मानक IO पोर्ट
  • 15V पातळीचे 1.5 मानक IO पोर्ट
  • GTP हाय-स्पीड RX/TX विभेदक सिग्नलच्या 4 जोड्या
  • दरम्यान समान लांबी आणि विभेदक प्रक्रिया राउटिंग
    FPGA चिप आणि इंटरफेस
  • कॉम्पॅक्ट आकार 45*55 (मिमी)

उत्पादन वापर सूचना

ARTIX-7 FPGA डेव्हलपमेंट बोर्ड AX7203 वापरण्यासाठी, याचे अनुसरण करा
पायऱ्या:

  1. हाय-स्पीड वापरून कोर बोर्ड आणि वाहक बोर्ड कनेक्ट करा
    इंटर-बोर्ड कनेक्टर.
  2. आवश्यक असल्यास, प्रदान केलेला वापरून XADC इंटरफेस स्थापित करा
    कनेक्टर
  3. उपलब्ध इंटरफेसवर कोणतेही इच्छित परिधी कनेक्ट करा
    वाहक बोर्ड, जसे की PCIex4 उपकरणे, गिगाबिट इथरनेट
    उपकरणे, HDMI उपकरणे, Uart उपकरणे, SD कार्ड, किंवा बाह्य
    विस्तार शीर्षलेख.
  4. योग्य शक्ती वापरून विकास मंडळावर सत्ता
    पुरवठा
View Fullscreen

ARTIX-7 FPGA विकास मंडळ
AX7203
वापरकर्ता मॅन्युअल

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
आवृत्ती रेकॉर्ड

आवृत्ती Rev 1.2

दिनांक 2023-02-23

राहेल झोउ द्वारे प्रकाशन

वर्णन प्रथम प्रकाशन

www.alinx.com

2 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
सामग्री सारणी
आवृत्ती रेकॉर्ड ………………………………………………………………………………… २ भाग १: एफपीजीए विकास मंडळ परिचय ……………………… ……………… 2 भाग 1: AC6 कोअर बोर्ड परिचय ………………………………………………..2
भाग 2.1: FPGA चिप ……………………………………………………………… 10 भाग 2.2: सक्रिय विभेदक क्रिस्टल ……………………………… …………..12 भाग 2.3: 200Mhz सक्रिय विभेदक घड्याळ ………………………………………12 भाग 2.4: 148.5Mhz सक्रिय विभेदक क्रिस्टल ……………………………….. 13 भाग 2.5: DDR3 DRAM ………………………………………………………………………15 भाग 2.6: QSPI फ्लॅश ……………………………………… ………………………………१९ भाग २.७: कोर बोर्डवर एलईडी लाइट ………………………………………. 19 भाग 2.7: रीसेट बटण ……………………………………………………………… 21 भाग 2.8: JTAG इंटरफेस ……………………………………………………… 23 भाग 2.10: कोअर बोर्डवरील पॉवर इंटरफेस ………………………………. 24 भाग 2.11: बोर्ड टू बोर्ड कनेक्टर ……………………………………….. 25 भाग 2.12: वीज पुरवठा ……………………………………………… …………३२ भाग २.१३: स्ट्रक्चर डायग्राम ……………………………………………………….. ३३ भाग ३: वाहक बोर्ड ……………………………… ………………………………………. ३४ भाग ३.१: वाहक बोर्ड परिचय ……………………………………………… ३४ भाग ३.२: गिगाबिट इथरनेट इंटरफेस …………………………………………… ३५ भाग 32: PCIe x2.13 इंटरफेस ……………………………………………………….. 33 भाग 3: HDMI आउटपुट इंटरफेस ……………………………………… ………….४० भाग ३.५: HDMI इनपुट इंटरफेस ……………………………………………………… ४२ भाग ३.६: SD कार्ड स्लॉट ……………………… ……………………………………… ४४ भाग ३.७: यूएसबी ते सिरीयल पोर्ट ……………………………………………………….४५ भाग ३.८: EEPROM 34LC3.1 … ……………………………………………………….४७ भाग ३.९: विस्तार शीर्षलेख ……………………………………………………… ४८ भाग ३.१०: जेTAG इंटरफेस ………………………………………………………. ५१

www.alinx.com

3 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3.11: XADC इंटरफेस (डिफॉल्टनुसार स्थापित केलेला नाही) ……………………….. 52 भाग 3.12: की ……………………………………………………………… …………53 भाग 3.13: एलईडी लाइट ………………………………………………………………… 54 भाग 3.14: वीज पुरवठा ……………………… …………………………………… ५५

www.alinx.com

4 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
हे ARTIX-7 FPGA डेव्हलपमेंट प्लॅटफॉर्म (मॉड्यूल: AX7203) कोर बोर्ड + वाहक बोर्ड मोड स्वीकारतो, जो वापरकर्त्यांना दुय्यम विकासासाठी कोर बोर्ड वापरण्यास सोयीस्कर आहे.
वाहक बोर्डच्या डिझाइनमध्ये, आम्ही वापरकर्त्यांसाठी 1 PCIex4 इंटरफेस, 2 गिगाबिट इथरनेट इंटरफेस, 1 HDMI आउटपुट इंटरफेस, 1 HDMI इनपुट इंटरफेस, Uart इंटरफेस, SD कार्ड स्लॉट इत्यादी सारख्या इंटरफेसचा विस्तार केला आहे. ते वापरकर्त्याच्या गरजा पूर्ण करते. PCIe हाय-स्पीड डेटा एक्सचेंज, व्हिडिओ ट्रान्समिशन प्रोसेसिंग आणि औद्योगिक नियंत्रणासाठी. हे एक “अष्टपैलू” ARTIX-7 FPGA विकास मंच आहे. हे हाय-स्पीड व्हिडिओ ट्रान्समिशन, नेटवर्क आणि फायबर कम्युनिकेशन आणि डेटा प्रोसेसिंगचे प्री-व्हॅलिडेशन आणि पोस्ट-ॲप्लिकेशनची शक्यता प्रदान करते. हे उत्पादन विद्यार्थी, अभियंते आणि ARTIX-7FPGA विकासामध्ये गुंतलेल्या इतर गटांसाठी अतिशय योग्य आहे.

www.alinx.com

5 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 1: FPGA विकास मंडळ परिचय
AX7203 FPGA डेव्हलपमेंट बोर्डची संपूर्ण रचना आमच्या सातत्यपूर्ण कोर बोर्ड + वाहक बोर्ड मॉडेलमधून वारशाने मिळालेली आहे. कोर बोर्ड आणि कॅरियर बोर्ड दरम्यान हाय-स्पीड इंटर-बोर्ड कनेक्टर वापरला जातो.
कोर बोर्ड मुख्यत्वे FPGA + 2 DDR3 + QSPI FLASH चा बनलेला आहे, जो FPGA चे हाय-स्पीड डेटा प्रोसेसिंग आणि स्टोरेज, FPGA आणि दोन DDR3 दरम्यान हाय-स्पीड डेटा वाचन आणि लेखन, डेटा बिट रुंदी 32 बिट आहे, आणि संपूर्ण सिस्टमची बँडविड्थ 25Gb पर्यंत आहे. /s(800M*32bit); दोन DDR3 क्षमता 8Gbit पर्यंत आहेत, जे डेटा प्रक्रियेदरम्यान उच्च बफरची गरज पूर्ण करते. निवडलेली FPGA ही XILINX च्या ARTIX-7 मालिकेची XC200A7T चिप आहे, BGA 484 पॅकेजमधील. XC7A200T आणि DDR3 मधील संप्रेषण वारंवारता 400Mhz पर्यंत पोहोचते आणि डेटा दर 800Mhz आहे, जो हाय-स्पीड मल्टी-चॅनेल डेटा प्रोसेसिंगच्या गरजा पूर्णपणे पूर्ण करतो. याशिवाय, XC7A200T FPGA मध्ये 6.6Gb/s प्रति चॅनेलच्या गतीसह चार GTP हाय-स्पीड ट्रान्ससीव्हर्स आहेत, ज्यामुळे ते फायबर-ऑप्टिक कम्युनिकेशन्स आणि PCIe डेटा कम्युनिकेशन्ससाठी आदर्श बनते.
AX7203 वाहक बोर्ड 1 PCIex4 इंटरफेस, 2 गिगाबिट इथरनेट इंटरफेस, 1 HDMI आउटपुट इंटरफेस, 1 HDMI इनपुट इंटरफेस, 1 Uart इंटरफेस, 1 SD कार्ड स्लॉट, XADC कनेक्टर इंटरफेस, XADC कनेक्टर इंटरफेस, 2-40-पिन इंटरफेससह त्याच्या समृद्ध परिधीय इंटरफेसचा विस्तार करतो. शीर्षलेख, काही कळा, LED आणि EEPROM सर्किट.

www.alinx.com

6 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 1-1-1: AX7203 चा योजनाबद्ध आकृती या आकृतीद्वारे, AX7203 FPGA विकास मंडळामध्ये समाविष्ट असलेले इंटरफेस आणि कार्ये तुम्ही पाहू शकता: Artix-7 FPGA कोर बोर्ड
कोर बोर्डमध्ये XC7A200T + 8Gb DDR3 + 128Mb QSPI फ्लॅश आहे. दोन उच्च-परिशुद्धता Sitime LVDS भिन्न क्रिस्टल्स आहेत, एक 200MHz वर आणि दुसरा 125MHz वर, FPGA सिस्टम आणि GTP मॉड्यूल्ससाठी स्थिर घड्याळ इनपुट प्रदान करते. 1-चॅनेल PCIe x4 इंटरफेस PCI एक्सप्रेस 2.0 मानकांना समर्थन देते, PCIe x4 हाय-स्पीड डेटा ट्रान्समिशन इंटरफेस प्रदान करते, 5GBaud पर्यंत सिंगल चॅनेल कम्युनिकेशन दर 2-चॅनेल गिगाबिट इथरनेट इंटरफेस RJ-45 इंटरफेस गिगाबिट इथरनेट इंटरफेस चिप MicrelNZPH9031 चॅनेल वापरते. वापरकर्त्यांना नेटवर्क संप्रेषण सेवा प्रदान करण्यासाठी.

www.alinx.com

7 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
KSZ9031RNX चिप 10/100/1000 Mbps नेटवर्क ट्रान्समिशन दरांना समर्थन देते; पूर्ण डुप्लेक्स आणि अनुकूली. 1-चॅनेल HDMI आउटपुट इंटरफेस सिलियन इमेजची SIL9134 HDMI एन्कोडिंग चिप 1080P@60Hz पर्यंत आउटपुट आणि 3D आउटपुटला समर्थन देण्यासाठी निवडली आहे. 1-चॅनेल HDMI इनपुट इंटरफेस सिलियन इमेजची SIL9013 HDMI डीकोडर चिप निवडली आहे, जी 1080P@60Hz पर्यंत इनपुटला समर्थन देते आणि विविध स्वरूपांमध्ये डेटा आउटपुटला समर्थन देते. 1-चॅनेल Uart ते USB इंटरफेस 1 Uart ते USB इंटरफेस वापरकर्ता डीबगिंगसाठी संगणकाशी संवाद साधण्यासाठी. सिरीयल पोर्ट चिप ही सिलिकॉन लॅब्स CP2102GM ची USB-UAR चिप आहे आणि USB इंटरफेस MINI USB इंटरफेस आहे. मायक्रो एसडी कार्ड होल्डर 1-पोर्ट मायक्रो एसडी कार्ड होल्डर, सपोर्ट एसडी मोड आणि एसपीआय मोड EEPROM ऑनबोर्ड एक IIC इंटरफेस EEPROM 24LC04 2-वे 40-पिन विस्तार पोर्ट 2-वे 40-पिन 2.54mm पिच विस्तार पोर्ट विविध ALINX शी कनेक्ट केले जाऊ शकते. मॉड्युल्स (दुबीनक्युलर कॅमेरा, टीएफटी एलसीडी स्क्रीन, हाय-स्पीड एडी मॉड्यूल इ.). विस्तारित पोर्टमध्ये 1 चॅनेल 5V वीज पुरवठा, 2 चॅनेल 3.3V वीज पुरवठा, 3 वे ग्राउंड, 34 IOs पोर्ट आहेत. जेTAG इंटरफेस A 10-पिन 0.1 इंच अंतर मानक JTAG FPGA प्रोग्राम डाउनलोड आणि डीबगिंगसाठी पोर्ट. कळा 2 कळा; 1 रीसेट की (कोर बोर्डवर) LED लाइट 5 वापरकर्ता LEDs (कोअर बोर्डवर 1 आणि कॅरियर बोर्डवर 4)

www.alinx.com

8 / 57

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2: AC7200 कोर बोर्ड परिचय
AC7200 (कोर बोर्ड मॉडेल, खाली समान) FPGA कोर बोर्ड, हे XILINX च्या ARTIX-7 मालिका 200T AC7200-2FGG484I वर आधारित आहे. हा उच्च गती, उच्च बँडविड्थ आणि उच्च क्षमतेसह उच्च-कार्यक्षमता कोर बोर्ड आहे. हे हाय-स्पीड डेटा कम्युनिकेशन, व्हिडिओ इमेज प्रोसेसिंग, हाय-स्पीड डेटा संपादन इत्यादींसाठी योग्य आहे.
हा AC7200 कोर बोर्ड MICRON च्या MT41J256M16HA-125 DDR3 चिपचे दोन तुकडे वापरतो, प्रत्येक DDR ची क्षमता 4Gbit आहे; दोन DDR चिप्स 32-बिट डेटा बस रुंदीमध्ये एकत्रित केल्या आहेत आणि FPGA आणि DDR3 मधील डेटा वाचन/लेखन बँडविड्थ 25Gb पर्यंत आहे; असे कॉन्फिगरेशन उच्च बँडविड्थ डेटा प्रोसेसिंगच्या गरजा पूर्ण करू शकते.
AC7200 कोर बोर्ड 180V पातळीचे 3.3 मानक IO पोर्ट, 15V स्तराचे 1.5 मानक IO पोर्ट आणि GTP हायस्पीड RX/TX डिफरेंशियल सिग्नलच्या 4 जोड्या विस्तारित करतो. ज्या वापरकर्त्यांना भरपूर IO ची गरज आहे त्यांच्यासाठी हा कोर बोर्ड चांगला पर्याय असेल. शिवाय, FPGA चिप आणि इंटरफेसमधील राउटिंग समान लांबी आणि भिन्न प्रक्रिया आहे आणि कोर बोर्ड आकार फक्त 45*55 (मिमी) आहे, जो दुय्यम विकासासाठी अतिशय योग्य आहे.

www.alinx.com

9 / 57

ARTIX-7 FPGA डेव्हलपमेंट बोर्ड AX7203 वापरकर्ता मॅन्युअल AC7200 कोर बोर्ड (समोर View)

AC7200 कोर बोर्ड (मागील View)
भाग 2.1: FPGA चिप
वर नमूद केल्याप्रमाणे, आम्ही वापरत असलेले FPGA मॉडेल AC7200-2FGG484I आहे, जे Xilinx च्या Artix-7 मालिकेशी संबंधित आहे. गती ग्रेड 2 आहे, आणि तापमान ग्रेड उद्योग ग्रेड आहे. हे मॉडेल 484 पिन असलेले FGG484 पॅकेज आहे. Xilinx ARTIX-7 FPGA चिप नामकरण नियम खाली दिले आहेत

ARTIX-7 मालिकेची विशिष्ट चिप मॉडेल व्याख्या

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

FPGA चिप बोर्डवर FPGA चिप AC7200 चे मुख्य पॅरामीटर्स खालीलप्रमाणे आहेत

लॉजिक सेल्सना नाव द्या
स्लाइस CLB फ्लिप-फ्लॉप ब्लॉक RAMkb DSP स्लाइस
PCIe Gen2 XADC
GTP ट्रान्सीव्हर स्पीड ग्रेड
तापमान ग्रेड

विशिष्ट पॅरामीटर्स 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s कमाल -2 औद्योगिक

FPGA वीज पुरवठा प्रणाली आर्टिक्स-7 FPGA वीज पुरवठा V, CCINT V, CCBRAM V, CCAUX VCCO, VMGTAVCC आणि V आहेत. MGTAVTT VCCINT हा FPGA कोर पॉवर सप्लाय पिन आहे, जो 1.0V शी कनेक्ट करणे आवश्यक आहे; VCCBRAM हा FPGA ब्लॉक RAM चा पॉवर सप्लाय पिन आहे, 1.0V शी कनेक्ट करा; VCCAUX FPGA सहाय्यक वीज पुरवठा पिन आहे, 1.8V कनेक्ट करा; VCCO हा खंड आहेtagच्या e

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
FPGA ची प्रत्येक बँक, BANK0, BANK13~16, BANK34~35 सह. AC7200 FPGA कोर बोर्डवर, BANK34 आणि BANK35 DDR3 शी जोडणे आवश्यक आहे, व्हॉल्यूमtagबँकेचे e कनेक्शन 1.5V आहे, आणि व्हॉल्यूमtagइतर BANK चा e 3.3V आहे. BANK15 आणि BANK16 चे VCCO LDO द्वारे समर्थित आहे, आणि LDO चिप बदलून बदलले जाऊ शकते. VMGTAVCC हा पुरवठा खंड आहेtagएफपीजीए अंतर्गत जीटीपी ट्रान्सीव्हरचा e, 1.0V शी जोडलेला; VMGTAVTT हे टर्मिनेशन व्हॉल्यूम आहेtagजीटीपी ट्रान्सीव्हरचा e, 1.2V शी जोडलेला आहे.
Artix-7 FPGA प्रणालीसाठी पॉवर-अप क्रम VCCINT, नंतर VCCBRAM, नंतर VCCAUX आणि शेवटी VCCO द्वारे समर्थित असणे आवश्यक आहे. VCCINT आणि VCCBRAM मध्ये समान व्हॉल्यूम असल्यासtage, ते एकाच वेळी चालू केले जाऊ शकतात. शक्ती ou क्रमtages उलट आहे. GTP ट्रान्सीव्हरचा पॉवर-अप क्रम VCCINT, नंतर VMGTAVCC, नंतर VMGTAVTT आहे. VCCINT आणि VMGTAVCC मध्ये समान व्हॉल्यूम असल्यासtage, ते एकाच वेळी चालू केले जाऊ शकतात. पॉवर-ऑफ अनुक्रम पॉवर-ऑन अनुक्रमाच्या अगदी उलट आहे.
भाग 2.2: सक्रिय विभेदक क्रिस्टल
AC7200 कोर बोर्ड दोन Sitime सक्रिय विभेदक क्रिस्टल्ससह सुसज्ज आहे, एक 200MHz आहे, मॉडेल SiT9102-200.00MHz आहे, FPGA साठी सिस्टम मुख्य घड्याळ आहे आणि DDR3 नियंत्रण घड्याळ तयार करण्यासाठी वापरले जाते; दुसरे 125MHz आहे, मॉडेल SiT9102 -125MHz आहे, GTP ट्रान्सीव्हर्ससाठी संदर्भ घड्याळ इनपुट.
भाग 2.3: 200Mhz सक्रिय विभेदक घड्याळ
आकृती 1-3 मधील G1 हे 200M सक्रिय विभेदक क्रिस्टल आहे जे डेव्हलपमेंट बोर्ड सिस्टम क्लॉक स्त्रोत प्रदान करते. क्रिस्टल आउटपुट FPGA च्या BANK34 ग्लोबल क्लॉक पिन MRCC (R4 आणि T4) शी जोडलेले आहे. हे 200Mhz भिन्न घड्याळ FPGA मध्ये वापरकर्ता तर्क चालविण्यासाठी वापरले जाऊ शकते. वापरकर्ते वेगवेगळ्या फ्रिक्वेन्सीची घड्याळे निर्माण करण्यासाठी FPGA मध्ये PLL आणि DCM कॉन्फिगर करू शकतात.

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

200Mhz सक्रिय विभेदक क्रिस्टल योजनाबद्ध

कोर बोर्डवर 200Mhz सक्रिय विभेदक क्रिस्टल

200Mhz विभेदक घड्याळ पिन असाइनमेंट
सिग्नलचे नाव SYS_CLK_P SYS_CLK_N

FPGA पिन R4 T4

भाग 2.4: 148.5Mhz सक्रिय विभेदक क्रिस्टल
G2 हे 148.5Mhz सक्रिय विभेदक क्रिस्टल आहे, जे FPGA मधील GTP मॉड्यूलला प्रदान केलेले संदर्भ इनपुट घड्याळ आहे. क्रिस्टल आउटपुट FPGA च्या GTP BANK216 घड्याळ पिन MGTREFCLK0P (F6) आणि MGTREFCLK0N (E6) शी जोडलेले आहे.

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

148.5Mhz सक्रिय विभेदक क्रिस्टल योजनाबद्ध

कोर बोर्डवर 1148.5Mhz सक्रिय विभेदक क्रिस्टल

125Mhz विभेदक घड्याळ पिन असाइनमेंट

निव्वळ नाव

FPGA पिन

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

भाग 2.5: DDR3 DRAM

FPGA कोर बोर्ड AC7200 दोन मायक्रॉन 4Gbit (512MB) DDR3 चिप्स, मॉडेल MT41J256M16HA-125 (MT41K256M16HA-125 शी सुसंगत) सुसज्ज आहे. DDR3 SDRAM ची कमाल ऑपरेटिंग गती 800MHz (डेटा दर 1600Mbps) आहे. DDR3 मेमरी सिस्टीम FPGA च्या BANK 34 आणि BANK35 च्या मेमरी इंटरफेसशी थेट जोडलेली आहे. DDR3 SDRAM चे विशिष्ट कॉन्फिगरेशन तक्ता 4-1 मध्ये दर्शविले आहे.

बिट क्रमांक U5, U6

चिप मॉडेल MT41J256M16HA-125

क्षमता 256M x 16bit

फॅक्टरी मायक्रोन

DDR3 SDRAM कॉन्फिगरेशन

DDR3 च्या हार्डवेअर डिझाइनसाठी सिग्नल अखंडतेचा काटेकोरपणे विचार करणे आवश्यक आहे. DDR3 चे हाय-स्पीड आणि स्थिर ऑपरेशन सुनिश्चित करण्यासाठी आम्ही सर्किट डिझाइन आणि पीसीबी डिझाइनमध्ये जुळणारे प्रतिरोधक/टर्मिनल प्रतिरोध, ट्रेस प्रतिबाधा नियंत्रण आणि ट्रेस लांबी नियंत्रण यांचा पूर्णपणे विचार केला आहे.

DDR3 DRAM योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

कोअर बोर्डवर DDR3

DDR3 DRAM पिन असाइनमेंट:

निव्वळ नाव

FPGA पिन नाव

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

DDR3_DQ [१]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [१]

IO_L4P_T0_35

E2

DDR3_DQ [१]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [१]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [१]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [१]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [१]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [१]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [१]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [१]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [१]

IO_L18N_T2_35

L4

DDR3_DQ [१]

IO_L16P_T2_35

M3

DDR3_DQ [१]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [१]

IO_L17N_T2_35

J6

DDR3_DQ [१]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [१]

IO_L17P_T2_35

K6

DDR3_DQ [१]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [१]

IO_L18P_T2_35

L5

DDR3_DQ [१]

IO_L20N_T3_35

P1

DDR3_DQ [१]

IO_L19P_T3_35

N4

DDR3_DQ [१]

IO_L20P_T3_35

R1

DDR3_DQ [१]

IO_L22N_T3_35

N2

DDR3_DQ [१]

IO_L23P_T3_35

M6

DDR3_DQ [१]

IO_L24N_T3_35

N5

DDR3_DQ [१]

IO_L24P_T3_35

P6

DDR3_DQ [१]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_BA[0] DDR3_S DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

भाग 2.6: QSPI फ्लॅश

FPGA कोर बोर्ड AC7200 एक 128MBit QSPI फ्लॅशने सुसज्ज आहे, आणि मॉडेल W25Q256FVEI आहे, जे 3.3V CMOS व्हॉल्यूम वापरतेtage मानक. QSPI FLASH च्या नॉन-अस्थिर स्वरूपामुळे, सिस्टमची बूट प्रतिमा संग्रहित करण्यासाठी ते सिस्टमसाठी बूट उपकरण म्हणून वापरले जाऊ शकते. या प्रतिमांमध्ये प्रामुख्याने FPGA बिट समाविष्ट आहे files, ARM अनुप्रयोग कोड, मुख्य अनुप्रयोग कोड आणि इतर वापरकर्ता डेटा files QSPI FLASH चे विशिष्ट मॉडेल आणि संबंधित पॅरामीटर्स दाखवले आहेत.

स्थिती U8

मॉडेल N25Q128

क्षमता 128M बिट

फॅक्टरी न्यूमोनीक्स

QSPI फ्लॅश तपशील
QSPI FLASH FPGA चिपच्या BANK0 आणि BANK14 च्या समर्पित पिनशी जोडलेले आहे. घड्याळाची पिन BANK0 च्या CCLK0 शी जोडलेली आहे, आणि इतर डेटा आणि चिप निवडक सिग्नल अनुक्रमे BANK00 च्या D03~D14 आणि FCS पिनशी जोडलेले आहेत. QSPI Flash चे हार्डवेअर कनेक्शन दाखवते.

QSPI फ्लॅश योजनाबद्ध QSPI फ्लॅश पिन असाइनमेंट:

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

निव्वळ नाव QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

FPGA पिन नाव CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

कोअर बोर्डवर QSPI

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.7: कोर बोर्डवर एलईडी लाइट
AC3 FPGA कोर बोर्डवर 7200 लाल LED दिवे आहेत, त्यापैकी एक पॉवर इंडिकेटर लाइट (PWR), एक कॉन्फिगरेशन LED लाइट (DONE), आणि एक वापरकर्ता LED लाइट आहे. जेव्हा कोर बोर्ड चालविला जातो, तेव्हा पॉवर इंडिकेटर प्रकाशित होईल; जेव्हा FPGA कॉन्फिगर केले जाते, तेव्हा कॉन्फिगरेशन LED प्रकाशित होईल. वापरकर्ता LED लाइट BANK34 च्या IO शी जोडलेला आहे, वापरकर्ता प्रोग्रामद्वारे प्रकाश चालू आणि बंद करू शकतो. जेव्हा IO voltage वापरकर्त्याशी कनेक्ट केलेले LED जास्त आहे, वापरकर्ता LED बंद आहे. जेव्हा कनेक्शन IO voltage कमी आहे, वापरकर्ता LED प्रकाशित होईल. एलईडी लाइट हार्डवेअर कनेक्शनची योजनाबद्ध आकृती दर्शविली आहे:

कोर बोर्डवर एलईडी दिवे योजनाबद्ध

कोर बोर्डवर एलईडी दिवे वापरकर्ता LEDs पिन असाइनमेंट

सिग्नलचे नाव LED1

FPGA पिन नाव IO_L15N_T2_DQS_34

FPGA पिन क्रमांक W5

वर्णन वापरकर्ता LED

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.8: बटण रीसेट करा
AC7200 FPGA कोर बोर्डवर रीसेट बटण आहे. रीसेट बटण FPGA चिपच्या BANK34 च्या सामान्य IO शी जोडलेले आहे. FPGA प्रोग्राम सुरू करण्यासाठी वापरकर्ता हे रीसेट बटण वापरू शकतो. जेव्हा डिझाइनमध्ये बटण दाबले जाते तेव्हा सिग्नल व्हॉल्यूमtagIO मध्ये e इनपुट कमी आहे, आणि रीसेट सिग्नल वैध आहे; जेव्हा बटण दाबले जात नाही, तेव्हा IO ला सिग्नल इनपुट जास्त असतो. रीसेट बटण कनेक्शनची योजनाबद्ध आकृती दर्शविली आहे:

बटण योजनाबद्ध रीसेट करा

कोअर बोर्डवरील रीसेट बटण पिन असाइनमेंट रीसेट करा

सिग्नलचे नाव RESET_N

ZYNQ पिन नाव IO_L17N_T2_34

ZYNQ पिन क्रमांक T6

वर्णन FPGA सिस्टम रीसेट

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.9: जेTAG इंटरफेस
जेTAG चाचणी सॉकेट J1 जे साठी AC7200 कोर बोर्डवर आरक्षित आहेTAG जेव्हा कोर बोर्ड एकटा वापरला जातो तेव्हा डाउनलोड आणि डीबगिंग. आकृती J चा योजनाबद्ध भाग आहेTAG पोर्ट, ज्यामध्ये TMS, TDI, TDO, TCK समाविष्ट आहे. , GND, +3.3V हे सहा सिग्नल.

JTAG इंटरफेस योजनाबद्ध जेTAG AC1 FPGA कोर बोर्डवरील इंटरफेस J7200 6-पिन 2.54mm पिच सिंगल-रो टेस्ट होल वापरतो. जर तुम्हाला जेTAG कोर बोर्डवर डीबग करण्यासाठी कनेक्शन, तुम्हाला 6-पिन सिंगल-रो पिन हेडर सोल्डर करणे आवश्यक आहे. जे दाखवतेTAG AC1 FPGA कोर बोर्डवर J7200 इंटरफेस.
JTAG कोर बोर्डवर इंटरफेस

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.10: कोर बोर्डवर पॉवर इंटरफेस
AC7200 FPGA कोर बोर्ड एकट्याने कार्य करण्यासाठी, कोर बोर्ड 2PIN पॉवर इंटरफेस (J3) सह आरक्षित आहे. जेव्हा वापरकर्ता कोर बोर्डला 2PIN पॉवर इंटरफेस (J3) द्वारे वीज पुरवठा करतो, तेव्हा ते वाहक बोर्डद्वारे पॉवर करता येत नाही. अन्यथा, सध्याचा संघर्ष होऊ शकतो.
कोर बोर्डवर पॉवर इंटरफेस

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.11: बोर्ड टू बोर्ड कनेक्टर्स
कोर बोर्डमध्ये एकूण चार हाय-स्पीड बोर्ड ते बोर्ड कनेक्टर आहेत. कोर बोर्ड कॅरियर बोर्डला जोडण्यासाठी चार 80-पिन इंटर-बोर्ड कनेक्टर वापरतो. FPGA चे IO पोर्ट चार कनेक्टर्सना विभेदक मार्गाने जोडलेले आहे. कनेक्टर्सचे पिन स्पेसिंग 0.5 मिमी आहे, हाय-स्पीड डेटा कम्युनिकेशनसाठी कॅरियर बोर्डवर बोर्ड टू बोर्ड कनेक्टर्स घाला.
कोर बोर्डमध्ये एकूण चार हाय-स्पीड बोर्ड ते बोर्ड कनेक्टर आहेत. कोर बोर्ड कॅरियर बोर्डला जोडण्यासाठी चार 80-पिन इंटर-बोर्ड कनेक्टर वापरतो. FPGA चे IO पोर्ट चार कनेक्टर्सना विभेदक मार्गाने जोडलेले आहे. कनेक्टर्सचे पिन स्पेसिंग 0.5 मिमी आहे, हाय-स्पीड डेटा कम्युनिकेशनसाठी कॅरियर बोर्डवर बोर्ड टू बोर्ड कनेक्टर्स घाला.

बोर्ड टू बोर्ड कनेक्टर्स CON1 80-पिन बोर्ड टू बोर्ड कनेक्टर्स CON1, जे कनेक्ट करण्यासाठी वापरले जातात
VCCIN पॉवर सप्लाय (+5V) आणि कॅरियर बोर्डवर ग्राउंड करून, FPGA चे सामान्य IOs वाढवा. येथे हे लक्षात घेतले पाहिजे की CON15 चे 1 पिन BANK34 च्या IO पोर्टशी जोडलेले आहेत, कारण BANK34 कनेक्शन DDR3 शी जोडलेले आहे. म्हणून, खंडtagया BANK34 च्या सर्व IO चे मानक 1.5V आहे. बोर्ड कनेक्टर्स CON1 ला बोर्डचे पिन असाइनमेंट

CON1 पिन पिन1 पिन3 पिन5 पिन7 पिन9

सिग्नलचे नाव
VCCIN VCCIN VCCIN VCCIN GND

FPGA पिन खंडtage स्तर

–

+5V

–

+5V

–

+5V

–

+5V

–

ग्राउंड

CON1 पिन पिन2 पिन4 पिन6 पिन8 पिन10

सिग्नलचे नाव
VCCIN VCCIN VCCIN VCCIN
GND

FPGA पिन खंडtage स्तर

–

+5V

–

+5V

–

+5V

–

+5V

–

ग्राउंड

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57IN PIN59IN PIN61 १

NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_P_NL18_34_19_34 ADC_VN XADC_VP NC NC GND B19_L16_N B1_L16_P B1_L16_N B4_L16_P GND B4_L16_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 1.5V 1.5V ग्राउंड 1.5V 1.5V 1.5V 1.5V ग्राउंड ADC ADC ग्राउंड 3.3V 3.3V 3.3V 3.3V 3.3V XNUMXV ग्राउंड

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58IN PIN60IN PIN62 १

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N BL34_21_34_21_34 22_L34_N GND NC B22_L34 B25_L34_P B24_L34_N GND NC NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 1.5V 1.5V ग्राउंड 1.5V 1.5V 1.5V 1.5V ग्राउंड

U7

1.5V

W9

1.5V

Y9

1.5V

–

ग्राउंड

–

–

–

–

–

–

–

–

–

ग्राउंड

–

–

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

बोर्ड टू बोर्ड कनेक्टर्स CON2 80-पिन फिमेल कनेक्शन हेडर CON2 सामान्य विस्तार करण्यासाठी वापरले जाते
FPGA च्या BANK13 आणि BANK14 चा IO. खंडtagदोन्ही बँकांचे e मानक 3.3V आहेत. बोर्ड कनेक्टर्स CON2 ला बोर्डचे पिन असाइनमेंट

CON1 पिन

सिग्नलचे नाव

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

पिन 9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

पिन 19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

पिन 29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

पिन 39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

FPGA पिन W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

खंडtage पातळी 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V XNUMXV XNUMXV XNUMXV XNUMXV XNUMXVXNUMX.

CON1 पिन PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

सिग्नलचे नाव
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

FPGA पिन खंडtage

पातळी

V17

3.3V

W17

3.3V

U15

3.3V

V15

3.3V

–

ग्राउंड

AB21

3.3V

AB22

3.3V

AA21

3.3V

AA20

3.3V

–

ग्राउंड

AB20

3.3V

AA19

3.3V

AA18

3.3V

AB18

3.3V

–

ग्राउंड

T20

3.3V

Y17

3.3V

W22

3.3V

W21

3.3V

–

ग्राउंड

T21

3.3V

U21

3.3V

Y21

3.3V

Y22

3.3V

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V 3.3V

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V 3.3V

बोर्ड टू बोर्ड कनेक्टर CON3 80-पिन कनेक्टर CON3 चा वापर सामान्य आयओ वाढवण्यासाठी केला जातो.
FPGA च्या BANK15 आणि BANK16. याव्यतिरिक्त, चार जेTAG CON3 कनेक्टरद्वारे सिग्नल देखील कॅरियर बोर्डशी जोडलेले आहेत. खंडtagBANK15 आणि BANK16 चे मानक LDO चिपद्वारे समायोजित केले जाऊ शकतात. डीफॉल्ट स्थापित LDO 3.3V आहे. तुम्हाला इतर मानक स्तर आउटपुट करायचे असल्यास, तुम्ही ते योग्य LDO ने बदलू शकता. बोर्ड कनेक्टर्स CON3 ला बोर्डचे पिन असाइनमेंट

CON1 पिन पिन1 पिन3 पिन5 पिन7

सिग्नलचे नाव
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

FPGA पिन J16 F15 G17 G18

खंडtage स्तर

CON1 पिन

3.3V PIN2

3.3V PIN4

3.3V PIN6

3.3V

पिन 8

सिग्नलचे नाव
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

FPGA पिन खंडtage स्तर

M17

3.3V

F21

3.3V

A21

3.3V

B21

3.3V

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55IN PIN57IN PIN59IN PIN61

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56IN PIN58IN PIN60IN PIN62

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

PIN73 B15_L24_N

M16

3.3V

PIN74 B15_L16_N

L18

3.3V

पिन 75

NC

–

पिन 76

NC

–

PIN77 FPGA_TCK

V12

3.3V

पिन 78

FPGA_TDI

R13

3.3V

PIN79 FPGA_TDO

U13

3.3V

PIN80 FPGA_TMS

T13

3.3V

बोर्ड टू बोर्ड कनेक्टर CON4 80-पिन कनेक्टर CON4 चा वापर सामान्य IO आणि GTP वाढवण्यासाठी केला जातो.
FPGA BANK16 चे हाय-स्पीड डेटा आणि घड्याळ सिग्नल. खंडtagBANK16 च्या IO पोर्टचे e मानक LDO चिपद्वारे समायोजित केले जाऊ शकते. डीफॉल्ट स्थापित LDO 3.3V आहे. जर वापरकर्त्याला इतर मानक स्तर आउटपुट करायचे असतील तर ते योग्य LDO द्वारे बदलले जाऊ शकते. GTP चा हाय-स्पीड डेटा आणि घड्याळ सिग्नल कोर बोर्डवर काटेकोरपणे भिन्न आहेत. डेटा लाइन्स लांबीच्या समान असतात आणि सिग्नल हस्तक्षेप टाळण्यासाठी विशिष्ट अंतराने ठेवतात. बोर्ड कनेक्टर्स CON4 ला बोर्डचे पिन असाइनमेंट

CON1 पिन PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

सिग्नलचे नाव
NC NC

FPGA पिन खंडtagई स्तर -
–

CON1 पिन NC NC

NC

–

NC

NC

–

NC

GND NC

–

ग्राउंड PIN10

–

पिन 12

NC

–

पिन 14

GND

–

ग्राउंड PIN16

MGT_TX3_P

D7 विभेदक PIN18

MGT_TX3_N

C7 विभेदक PIN20

GND

–

ग्राउंड PIN22

MGT_RX3_P D9 विभेदक PIN24

MGT_RX3_N

C9 विभेदक PIN26

GND

- ग्राउंड

पिन 28

MGT_TX1_P

D5 विभेदक PIN30

सिग्नलचे नाव FPGA पिन व्हॉलtage

पातळी

–

NC

–

NC

–

NC

–

NC

GND

–

ग्राउंड

MGT_TX2_P

B6 भिन्नता

MGT_TX2_N

A6 भिन्नता

GND

–

ग्राउंड

MGT_RX2_P

B10 भिन्नता

MGT_RX2_N

A10 भिन्नता

GND

–

ग्राउंड

MGT_TX0_P

B4 भिन्नता

MGT_TX0_N

A4 भिन्नता

GND

–

ग्राउंड

MGT_RX0_P

B8 भिन्नता

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

विभेदक ग्राउंड
विभेदक विभेद
ग्राउंड 3.3V 3.3V 3.3V 3.3V
ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V ग्राउंड 3.3V 3.3V 3.3V 3.3V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 भिन्नता

–

ग्राउंड

F10 भिन्नता

E10 विभेदक

–

ग्राउंड

F16

3.3V

E17

3.3V

C14

3.3V

C15

3.3V

–

ग्राउंड

A13

3.3V

A14

3.3V

D17

3.3V

C17

3.3V

–

ग्राउंड

E19

3.3V

D19

3.3V

B20

3.3V

A20

3.3V

–

ग्राउंड

F19

3.3V

F20

3.3V

C22

3.3V

B22

3.3V

–

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 2.12: वीज पुरवठा
AC7200 FPGA कोर बोर्ड कॅरियर बोर्डद्वारे DC5V द्वारे समर्थित आहे आणि जेव्हा ते एकटे वापरले जाते तेव्हा ते J3 इंटरफेसद्वारे समर्थित आहे. कृपया नुकसान टाळण्यासाठी J3 इंटरफेस आणि वाहक बोर्डद्वारे एकाच वेळी वीज पुरवठा न करण्याची काळजी घ्या. बोर्डवरील वीज पुरवठा डिझाइन आकृती मध्ये दर्शविली आहे.

कोर बोर्ड योजनाबद्ध वर वीज पुरवठा

डेव्हलपमेंट बोर्ड +5V द्वारे समर्थित आहे आणि चार DC/DC पॉवर सप्लाय चिप TLV3.3RGT द्वारे +1.5V, +1.8V, +1.0V, +62130V फोर-वे पॉवर सप्लाय मध्ये रूपांतरित केले आहे. आउटपुट वर्तमान प्रति चॅनेल 3A पर्यंत असू शकते. VCCIO एका LDOSPX3819M5-3-3 द्वारे व्युत्पन्न केले आहे. VCCIO प्रामुख्याने FPGA च्या BANK15 आणि BANK16 ला वीज पुरवठा करते. वापरकर्ते BANK15,16 चा IO वेगवेगळ्या व्हॉल्यूममध्ये बदलू शकतातtagई मानके त्यांची LDO चिप बदलून. 1.5V VTT आणि VREF व्हॉल्यूम व्युत्पन्न करतेtagTI च्या TPS3 द्वारे DDR51200 द्वारे आवश्यक आहे. GTP ट्रान्सीव्हरसाठी 1.8V वीज पुरवठा MGTAVTT MGTAVCC TI च्या TPS74801 चिपद्वारे व्युत्पन्न केला जातो. प्रत्येक उर्जा वितरणाची कार्ये खालील सारणीमध्ये दर्शविली आहेत:

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

वीज पुरवठा +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX(+1.8V)

फंक्शन FPGA कोर व्हॉलtage FPGA सहाय्यक खंडtage, TPS74801 वीज पुरवठा VCCIO of Bank0, Bank13 आणि Bank14 of FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 आणि Bank35 of FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 of FPGA GTP Transceiver Bank216 of FPGA

आर्टिक्स-7 FPGA च्या पॉवर सप्लायला पॉवर-ऑन सीक्वेन्सची आवश्यकता असल्यामुळे, सर्किट डिझाइनमध्ये, आम्ही चिपच्या पॉवर आवश्यकतांनुसार डिझाइन केले आहे आणि पॉवर-ऑन 1.0V->1.8V->(1.5) आहे. V, 3.3V, VCCIO) आणि 1.0V-> MGTAVCC -> MGTAVTT, चिपचे सामान्य ऑपरेशन सुनिश्चित करण्यासाठी सर्किट डिझाइन.

भाग 2.13: स्ट्रक्चर डायग्राम

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3: वाहक बोर्ड

भाग 3.1: वाहक मंडळ परिचय
मागील कार्य परिचयाद्वारे, आपण वाहक बोर्ड भागाचे कार्य समजून घेऊ शकता
1-चॅनेल PCIe x4 हाय स्पीड डेटा ट्रान्समिशन इंटरफेस 2-चॅनल 10/100M/1000M इथरनेट RJ-45 इंटरफेस 1-चॅनेल HDMI व्हिडिओ इनपुट इंटरफेस 1-चॅनेल HDMI व्हिडिओ आउटपुट इंटरफेस 1-चॅनेल USB Uart कम्युनिकेशन इंटरफेस 1 SD कार्ड इंटरफेस EEPROM 2-चॅनेल 40-पिन विस्तार पोर्ट जेTAG डीबगिंग इंटरफेस 2 स्वतंत्र की 4 वापरकर्ता LED दिवे

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

भाग 3.2: गिगाबिट इथरनेट इंटरफेस

AX7203 FPGA विकास मंडळ वापरकर्त्यांना 2-चॅनेल प्रदान करते

Micrel KSZ9031RNX द्वारे Gigabit नेटवर्क संप्रेषण सेवा

इथरनेट PHY चिप. KSZ9031RNX चिप 10/100/1000 Mbps चे समर्थन करते

नेटवर्क ट्रान्समिशन रेट आणि GMII द्वारे FPGA शी संप्रेषण करते

इंटरफेस KSZ9031RNX MDI/MDX अनुकूलन, विविध गतींना समर्थन देते

PHY साठी MDIO बससाठी अनुकूलन, मास्टर/स्लेव्ह अनुकूलन आणि समर्थन

नोंदणी व्यवस्थापन.

KSZ9031RNX काही विशिष्ट IO ची पातळी स्थिती शोधेल

चालू केल्यानंतर त्यांचे कार्य मोड निश्चित करा. तक्ता 3-1-1 चे वर्णन करते

GPHY चिप चालू केल्यानंतर डीफॉल्ट सेटअप माहिती.

कॉन्फिगरेशन पिन सूचना

कॉन्फिगरेशन मूल्य

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX विलंब TX विलंब

MDIO/MDC मोड PHY पत्ता 3.3V, 2.5V, 1.5/1.8V व्हॉल्यूमtage निवडा स्वयं-निगोशिएशन कॉन्फिगरेशन
RX घड्याळ 2ns विलंब TX घड्याळ 2ns विलंब RGMII किंवा GMII निवड

PHY पत्ता 011 3.3V
(10/100/1000M) अनुकूली विलंब विलंब GMII

तक्ता 3-2-1: PHY चिप डीफॉल्ट कॉन्फिगरेशन मूल्य

जेव्हा नेटवर्क गिगाबिट इथरनेटशी जोडलेले असते, तेव्हा FPGA आणि PHY चिप KSZ9031RNX चे डेटा ट्रान्समिशन GMII बसद्वारे संप्रेषित केले जाते, ट्रान्समिशन घड्याळ 125Mhz आहे. प्राप्त घड्याळ E_RXC PHY चिपद्वारे प्रदान केले जाते, ट्रान्समिट घड्याळ E_GTXC FPGA द्वारे प्रदान केले जाते आणि डेटा s आहेampघड्याळाच्या वाढत्या काठावर नेले.
जेव्हा नेटवर्क 100M इथरनेटशी जोडलेले असते, तेव्हा FPGA आणि PHY चिप KSZ9031RNX चा डेटा ट्रान्समिशन GMII बसद्वारे संप्रेषित केला जातो, ट्रान्समिशन घड्याळ 25Mhz आहे. प्राप्त घड्याळ E_RXC PHY चिप द्वारे प्रदान केले जाते, ट्रान्समिट घड्याळ E_GTXC FPGA द्वारे प्रदान केले जाते आणि डेटा आहे

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता मॅन्युअल sampघड्याळाच्या वाढत्या काठावर नेले.
आकृती 3-2-1: गिगाबिट इथरनेट इंटरफेस योजनाबद्ध

आकृती 3-3-2: वाहक बोर्डवर गिगाबिट इथरनेट इंटरफेस

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

गिगाबिट इथरनेट चिप PHY1 पिन असाइनमेंट खालीलप्रमाणे आहेत

सिग्नलचे नाव E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_SREMDIO E1

FPGA पिन क्रमांक E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

वर्णन PHY1 RGMII ट्रान्समिट घड्याळ
PHY1 डेटा ट्रान्समिट करा bit0 PHY1 डेटा ट्रान्समिट करा bit1 PHY1 डेटा ट्रान्समिट करा bit2 PHY1 ट्रान्समिट करा सिग्नल सक्षम करा PHY3 RGMII प्राप्त करा घड्याळ PHY1 डेटा प्राप्त करा Bit1 PHY1 डेटा प्राप्त करा BPHY0 डेटा प्राप्त करा PHY1 डेटा प्राप्त करा BPHY1 रीसिव्ह आयडी सिग्नल PHY1 व्यवस्थापन घड्याळ PHY2 व्यवस्थापन डेटा
PHY1 सिग्नल रीसेट करा

गिगाबिट इथरनेट चिप PHY2 पिन असाइनमेंट खालीलप्रमाणे आहेत

सिग्नलचे नाव E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_SREMDIO E2

FPGA पिन क्रमांक A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

वर्णन PHY2 RGMII ट्रान्समिट घड्याळ
PHY2 डेटा ट्रान्समिट करा bit0 PHY2 डेटा ट्रान्समिट करा bit1 PHY2 डेटा ट्रान्समिट करा bit2 PHY2 ट्रान्समिट करा सिग्नल सक्षम करा PHY3 RGMII प्राप्त करा घड्याळ PHY2 डेटा प्राप्त करा Bit2 PHY2 डेटा प्राप्त करा BPHY0 डेटा प्राप्त करा PHY2 डेटा प्राप्त करा BPHY1 रीसिव्ह आयडी सिग्नल PHY2 व्यवस्थापन घड्याळ PHY2 व्यवस्थापन डेटा
PHY2 सिग्नल रीसेट करा

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3.3: PCIe x4 इंटरफेस
AX7203 FPGA डेव्हलपमेंट बोर्ड औद्योगिक दर्जाचा हाय-स्पीड डेटा ट्रान्सफर PCIe x4 इंटरफेस प्रदान करतो. PCIE कार्ड इंटरफेस मानक PCIe कार्ड इलेक्ट्रिकल वैशिष्ट्यांशी सुसंगत आहे आणि सामान्य PC च्या x4 PCIe स्लॉटवर थेट वापरला जाऊ शकतो.
PCIe इंटरफेसचे प्रसारित आणि प्राप्त सिग्नल थेट FPGA च्या GTP ट्रान्सीव्हरशी जोडलेले आहेत. TX आणि RX सिग्नलचे चार चॅनेल FPGA शी विभेदक सिग्नलमध्ये जोडलेले आहेत आणि सिंगल चॅनेल कम्युनिकेशन रेट 5G बिट बँडविड्थ पर्यंत असू शकतो. PCIe संदर्भ घड्याळ AX7203 FPGA डेव्हलपमेंट बोर्डला PC च्या PCIe स्लॉटद्वारे 100Mhz च्या संदर्भ घड्याळ वारंवारतासह प्रदान केले जाते.
AX7203 FPGA डेव्हलपमेंट बोर्डच्या PCIe इंटरफेसचे डिझाइन आकृती आकृती 3-3-1 मध्ये दाखवले आहे, जेथे TX ट्रान्समिट सिग्नल आणि संदर्भ घड्याळ CLK सिग्नल AC कपल्ड मोडमध्ये जोडलेले आहेत.

आकृती 3-3-1: PCIex4 योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 3-3-2: वाहक बोर्डवर PCIex4

PCIex4 इंटरफेस पिन असाइनमेंट:

सिग्नलचे नाव

FPGA पिन

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

वर्णन पीसीआय चॅनेल 0 डेटा प्राप्त सकारात्मक पीसीआय चॅनेल 0 डेटा प्राप्त नकारात्मक पीसीआय चॅनेल 1 डेटा प्राप्त सकारात्मक पीसीआय चॅनेल 1 डेटा प्राप्त नकारात्मक पीसीआय चॅनेल 2 डेटा प्राप्त सकारात्मक पीसीआय चॅनेल 2 डेटा प्राप्त नकारात्मक पीसीआय चॅनेल 3 डेटा प्राप्त सकारात्मक पीसीआय चॅनेल 3 डेटा नकारात्मक पीसीआय प्राप्त करतो नकारात्मक पीसीआय चॅनल 0 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल 0 डेटा ट्रान्समिट नकारात्मक PCIE चॅनल 1 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल 1 डेटा ट्रान्समिट नकारात्मक PCIE चॅनल 2 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल 2 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल 3 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल 3 डेटा ट्रान्समिट पॉझिटिव्ह PCIE चॅनल
PCIE संदर्भ घड्याळ सकारात्मक PCIE संदर्भ घड्याळ नकारात्मक

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3.4: HDMI आउटपुट इंटरफेस
HDMI आउटपुट इंटरफेस, Silion Image ची SIL9134 HDMI (DVI) एन्कोडिंग चिप निवडा, 1080P@60Hz आउटपुट पर्यंत सपोर्ट करा, 3D आउटपुटला सपोर्ट करा.
SIL9134 चा IIC कॉन्फिगरेशन इंटरफेस FPGA च्या IO शी देखील जोडलेला आहे. SIL9134 हे FPGA प्रोग्रामिंगद्वारे आरंभ केलेले आणि नियंत्रित केले जाते. HDMI आउटपुट इंटरफेसचे हार्डवेअर कनेक्शन आकृती 3-4-1 मध्ये दाखवले आहे.

आकृती 3-4-1: HDMI आउटपुट योजनाबद्ध

आकृती 3-4-1: वाहक बोर्डवर HDMI आउटपुट

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

HDMI इनपुट पिन असाइनमेंट:
सिग्नलचे नाव 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6_D[9134_D[7_D] 9134_D[8] 9134_D[9] 9134_D[ 10] 9134_D[11] 9134_D[12] 9134_D[13] 9134_D[14] 9134_D[15] 9134_D[16] 9134_D[17] 9134_D[18] 9134_D[19] 9134_D[20_D[9134] २] ९१३४_डी[२३]

FPGA पिन J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3.5: HDMI इनपुट इंटरफेस
HDMI आउटपुट इंटरफेस, Silion Image ची SIL9013 HDMI डिकोडर चिप निवडा, 1080P@60Hz पर्यंत इनपुट आणि वेगवेगळ्या फॉरमॅटमध्ये डेटा आउटपुटला सपोर्ट करा.
SIL9013 चा IIC कॉन्फिगरेशन इंटरफेस FPGA च्या IO शी जोडलेला आहे. SIL9013 FPGA प्रोग्रामिंगद्वारे आरंभ आणि नियंत्रित केले जाते. HDMI इनपुट इंटरफेसचे हार्डवेअर कनेक्शन आकृती 3-5-1 मध्ये दाखवले आहे.

आकृती 3-5-1: HDMI इनपुट योजनाबद्ध

आकृती 3-5-2: वाहक बोर्डवर HDMI इनपुट

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

HDMI इनपुट पिन असाइनमेंट:
सिग्नलचे नाव 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6_D[9013_D[7_D] 9013_D[8] 9013_D[9] 9013_D[ 10] 9013_D[11] 9013_D[12] 9013_D[13] 9013_D[14] 9013_D[15] 9013_D[16] 9013_D[17] 9013_D[18] 9013_D[19] 9013_D[20_D[9013] २] ९१३४_डी[२३]

FPG पिन क्रमांक H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
भाग 3.6: SD कार्ड स्लॉट
SD कार्ड (Secure Digital Memory Card) हे सेमीकंडक्टर फ्लॅश मेमरी प्रक्रियेवर आधारित मेमरी कार्ड आहे. हे 1999 मध्ये जपानी पॅनासोनिक-नेतृत्वाच्या संकल्पनेद्वारे पूर्ण झाले आणि युनायटेड स्टेट्सच्या तोशिबा आणि सॅनडिस्क या सहभागींनी भरीव संशोधन आणि विकास केला. 2000 मध्ये, या कंपन्यांनी SD असोसिएशन (सिक्योर डिजिटल असोसिएशन) लाँच केले, ज्याची मजबूत लाइनअप आहे आणि मोठ्या संख्येने विक्रेते आकर्षित झाले. यामध्ये IBM, Microsoft, Motorola, NEC, Samsung आणि इतरांचा समावेश आहे. या आघाडीच्या निर्मात्यांद्वारे चालवलेले, SD कार्डे ग्राहकांच्या डिजिटल उपकरणांमध्ये सर्वाधिक वापरले जाणारे मेमरी कार्ड बनले आहेत.
SD कार्ड हे एक अतिशय सामान्य स्टोरेज डिव्हाइस आहे. विस्तारित SD कार्ड SPI मोड आणि SD मोडला समर्थन देते. वापरलेले SD कार्ड हे मायक्रोएसडी कार्ड आहे. योजनाबद्ध आकृती आकृती 3-6-1 मध्ये दर्शविली आहे.

आकृती 3-6-1: SD कार्ड योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 3-6-2: वाहक बोर्डवर SD कार्ड स्लॉट

SD कार्ड स्लॉट पिन असाइनमेंट:
सिग्नलचे नाव SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

SD मोड

FPGA पिन AB12 AB11 F14 AA13 AB13 Y13 AA14

भाग 3.7: यूएसबी ते सिरीयल पोर्ट
AX7203 FPGA डेव्हलपमेंट बोर्डमध्ये सिलिकॉन लॅब्स CP2102GM ची USB-UAR चिप समाविष्ट आहे. यूएसबी इंटरफेस मिनी यूएसबी इंटरफेस वापरतो. यूएसबी केबलसह सीरियल डेटा कम्युनिकेशनसाठी ते वरच्या पीसीच्या यूएसबी पोर्टशी कनेक्ट केले जाऊ शकते. USB Uart सर्किट डिझाइनचा योजनाबद्ध आकृती आकृती 3-7-1 मध्ये दर्शविला आहे:

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता मॅन्युअल आकृती 3-7-1: यूएसबी ते सिरीयल पोर्ट योजनाबद्ध

आकृती 3-7-2: कॅरियर बोर्डवर यूएसबी ते सिरीयल पोर्ट
सिरीयल पोर्ट सिग्नलसाठी दोन LED इंडिकेटर (LED3 आणि LED4) सेट केले आहेत आणि PCB वरील सिल्कस्क्रीन TX आणि RX आहेत, हे दर्शविते की सीरियल पोर्टमध्ये डेटा ट्रान्समिशन किंवा रिसेप्शन आहे, खालील आकृती 3-3-3 मध्ये दर्शविल्याप्रमाणे

आकृती 3-7-3: सीरियल पोर्ट कम्युनिकेशन एलईडी इंडिकेटर योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

यूएसबी ते सिरीयल पोर्ट पिन असाइनमेंट:
सिग्नलचे नाव UART1_RXD UART1_TXD

FPGA पिन P20 N15

भाग 3.8: EEPROM 24LC04
AX7013 कॅरियर बोर्डमध्ये EEPROM, मॉडेल 24LC04 आहे आणि त्याची क्षमता 4Kbit (2*256*8bit) आहे. यात दोन 256-बाइट ब्लॉक्स आहेत आणि IIC बस द्वारे संप्रेषण करते. ऑनबोर्ड EEPROM हे IIC बसशी संवाद कसा साधायचा हे शिकण्यासाठी आहे. EEPROM चा I2C सिग्नल FPGA बाजूला असलेल्या BANK14 IO पोर्टशी जोडलेला आहे. खालील आकृती 3-8-1 EEPROM चे डिझाईन दाखवते

आकृती 3-8-1: EEPROM योजनाबद्ध

आकृती 3-8-2: वाहक बोर्डवर EEPROM

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

EEPROM पिन असाइनमेंट
निव्वळ नाव EEPROM_I2C_SCL EEPROM_I2C_SDA

FPGA पिन F13 E14

भाग 3.9: विस्तार शीर्षलेख
वाहक बोर्ड दोन 0.1 इंच अंतर मानक 40-पिन विस्तार पोर्ट J11 आणि J13 सह आरक्षित आहे, जे वापरकर्त्याने डिझाइन केलेले ALINX मॉड्यूल किंवा बाह्य सर्किट कनेक्ट करण्यासाठी वापरले जातात. विस्तारित पोर्टमध्ये 40 सिग्नल आहेत, त्यापैकी 1-चॅनेल 5V वीज पुरवठा, 2-चॅनेल 3.3 V वीज पुरवठा, 3-चॅनल ग्राउंड आणि 34 IO. FPGA जळू नये म्हणून IO ला थेट 5V उपकरणाशी जोडू नका. आपण 5V उपकरणे कनेक्ट करू इच्छित असल्यास, आपल्याला स्तर रूपांतरण चिप कनेक्ट करणे आवश्यक आहे.
33 ohm रेझिस्टर हे एक्सटेन्शन पोर्ट आणि FPGA कनेक्शन दरम्यानच्या मालिकेत FPGA चे बाह्य व्हॉल्यूमपासून संरक्षण करण्यासाठी जोडलेले आहे.tage किंवा वर्तमान. विस्तार पोर्ट (J11) चे सर्किट आकृती 3-9-1 मध्ये दर्शविले आहे.

आकृती 3-9-1: विस्तार शीर्षलेख J11 योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
आकृती 3-9-2 वाहक बोर्डवर J4 विस्तार पोर्ट तपशीलवार. विस्तारित पोर्टचे Pin1 आणि Pin2 आधीच बोर्डवर चिन्हांकित केले आहेत.

आकृती 3-9-2: कॅरियर बोर्डवर विस्तार शीर्षलेख J11

J11 विस्तार हेडर पिन असाइनमेंट

पिन क्रमांक

FPGA पिन

पिन क्रमांक

FPGA पिन

1

GND

2

+5V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

GND

38

GND

39

+3.3V

40

+3.3V

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 3-9-3: विस्तार शीर्षलेख J13 योजनाबद्ध
आकृती 3-9-4 वाहक बोर्डवर J13 विस्तार पोर्ट तपशीलवार. विस्तारित पोर्टचे Pin1 आणि Pin2 आधीच बोर्डवर चिन्हांकित केले आहेत.

आकृती 3-9-4: वाहक बोर्डवर विस्तार शीर्षलेख J13

J13 विस्तार हेडर पिन असाइनमेंट

पिन क्रमांक

FPGA पिन

1

GND

3

W16

5

V17

7

U15

पिन क्रमांक 2 4 6 8

FPGA पिन +5V W15 W17 V15

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3V

40

+3.3V

भाग 3.10: जेTAG इंटरफेस
AJTAG FPGA प्रोग्राम किंवा फर्मवेअर FLASH वर डाउनलोड करण्यासाठी AX7203 FPGA वाहक बोर्डवर इंटरफेस राखीव आहे. हॉट प्लगिंगमुळे एफपीजीए चिपचे नुकसान टाळण्यासाठी, जे मध्ये एक संरक्षण डायोड जोडला जातो.TAG व्हॉल्यूम याची खात्री करण्यासाठी सिग्नलtagFPGA चिपचे नुकसान टाळण्यासाठी सिग्नलचा e हा FPGA ने स्वीकारलेल्या मर्यादेत आहे.

आकृती 3-10-1: जेTAG इंटरफेस योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
आकृती 3-10-2: जेTAG वाहक बोर्डवर इंटरफेस
हॉट स्वॅप होणार नाही याची काळजी घ्या जेव्हा जेTAG केबल प्लग आणि अनप्लग केली आहे.
भाग 3.11: XADC इंटरफेस (डिफॉल्टनुसार स्थापित नाही)
AX7203 वाहक बोर्डमध्ये विस्तारित XADC कनेक्टर इंटरफेस आहे आणि कनेक्टर 2×8 0.1 इंच पिच डबल-रो पिन वापरतो. XADC इंटरफेस FPGA च्या 12-बिट 1Msps ॲनालॉग-टू-डिजिटल कन्व्हर्टरमध्ये ADC भिन्न इनपुट इंटरफेसच्या तीन जोड्या वाढवतो. विभेदक इंटरफेसची एक जोडी FPGA च्या समर्पित विभेदक ॲनालॉग इनपुट चॅनेल VP/VN शी जोडलेली असते आणि इतर दोन जोड्या सहाय्यक ॲनालॉग इनपुट चॅनेलशी (ॲनालॉग चॅनल 0 आणि ॲनालॉग चॅनल 9) वेगळ्या पद्धतीने जोडलेली असतात. आकृती 3-11-1 तीन भिन्न XADC इनपुटसाठी डिझाइन केलेले अँटी-अलायझिंग फिल्टर दाखवते.

आकृती 3-11-1: अँटी-अलियासिंग फिल्टर योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 3-11-2: XADC कनेक्टर योजनाबद्ध

आकृती 3-11-3: वाहक बोर्डवर XADC कनेक्टर

XADC पिन असाइनमेंट

XADC इंटरफेस

FPGA पिन इनपुट ampलूट

वर्णन

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

पीक टू पीक 1V FPGA-विशिष्ट XADC इनपुट चॅनेल

शिखर ते शिखर 1V पीक ते शिखर 1V

FPGA-सहाय्यित XADC इनपुट चॅनेल 9 (सामान्य IO म्हणून वापरले जाऊ शकते)
FPGA-सहाय्यित XADC इनपुट चॅनेल 0 (सामान्य IO म्हणून वापरले जाऊ शकते)

भाग 3.12: कळा
AX7203 FPGA वाहक बोर्डमध्ये KEY1~KEY2 या दोन वापरकर्ता की आहेत. सर्व कळा FPGA च्या सामान्य IO शी जोडलेल्या आहेत. की सक्रिय कमी आहे. जेव्हा की दाबली जाते, तेव्हा IO इनपुट व्हॉल्यूमtagFPGA चे e कमी आहे. जेव्हा कोणतीही कळ दाबली जात नाही, तेव्हा IO इनपुट व्हॉल्यूमtagFPGA चा e जास्त आहे. मुख्य भागाचे सर्किट आकृती 3-12-1 मध्ये दर्शविले आहे.

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका

आकृती 3-12-1: की योजनाबद्ध

आकृती 3-13-2: कॅरियर बोर्डवरील दोन की

की पिन असाइनमेंट
निव्वळ नाव KEY1 KEY2

FPGA पिन J21 E13

भाग 3.13: एलईडी लाइट
AX7203 FPGA वाहक बोर्डवर सात लाल LEDs आहेत, त्यापैकी एक पॉवर इंडिकेटर (PWR), दोन USB Uart डेटा प्राप्त करणारे आणि प्रसारित करणारे संकेतक आहेत आणि चार वापरकर्ते LED दिवे (LED1~LED4) आहेत. बोर्ड चालू केल्यावर, पॉवर इंडिकेटर उजळेल; वापरकर्ता LED1~LED4 FPGA च्या सामान्य IO शी जोडलेले आहेत. जेव्हा IO voltage वापरकर्त्याशी कनेक्ट केलेले LED हे निम्न स्तरावर कॉन्फिगर केले आहे, वापरकर्ता LED लाइट करतो. जेव्हा कनेक्ट केलेले IO voltage उच्च पातळी म्हणून कॉन्फिगर केले आहे, वापरकर्ता LED विझवला जाईल. द

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
वापरकर्ता LEDs हार्डवेअर कनेक्शनचा योजनाबद्ध आकृती आकृती 3-13-1 मध्ये दर्शविला आहे.

आकृती 3-13-1: वापरकर्ता LEDs योजनाबद्ध

आकृती 3-13-2: कॅरियर बोर्डवर वापरकर्ता LEDs

वापरकर्ता LED दिवे पिन असाइनमेंट
सिग्नलचे नाव LED1 LED2 LED3 LED4

FPGA पिन B13 C13 D14 D15

भाग 3.14: वीज पुरवठा
पॉवर इनपुट व्हॉल्यूमtagAX7203 FPGA विकास मंडळाचा e DC12V आहे. डेव्हलपमेंट बोर्ड PCIe इंटरफेसमधून पॉवरचे समर्थन करते आणि ATX चेसिस पॉवर सप्लाय (12V) पासून थेट वीज पुरवठ्यास समर्थन देते.

www.alinx.com

७.४ /

ARTIX-7 FPGA विकास मंडळ AX7203 वापरकर्ता पुस्तिका
आकृती 3-14-1: AX7203 FPGA बोर्डसाठी वीज पुरवठा पद्धत FPGA वाहक बोर्ड +12V व्हॉल्यूम रूपांतरित करतोtage मध्ये +5V, +3.3V, +1.8V आणि +1.2V फोर-वे पॉवर सप्लाय 4-चॅनल DC/DC पॉवर सप्लाय चिप MP1482 द्वारे. याव्यतिरिक्त, FPGA वाहक बोर्डवरील +5V वीज पुरवठा इंटर-बोर्ड कनेक्टरद्वारे AC7100B FPGA कोर बोर्डला वीज पुरवतो. विस्तारावरील वीज पुरवठा डिझाइन आकृती 3-14-2 मध्ये दर्शविले आहे.

आकृती 3-14-2: वाहक बोर्डवर वीज पुरवठा योजनाबद्ध

www.alinx.com

७.४ /

ARTIX-7 FPGA डेव्हलपमेंट बोर्ड AX7203 वापरकर्ता मॅन्युअल आकृती 3-14-3: वाहक बोर्डवर वीज पुरवठा सर्किट

www.alinx.com

७.४ /

कागदपत्रे / संसाधने

ALINX AX7203 FPGA विकास मंडळ [pdf] वापरकर्ता मॅन्युअल
AX7203 FPGA विकास मंडळ, AX7203, FPGA विकास मंडळ, विकास मंडळ, मंडळ

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *